WO2005124562A1 - エレベータ電子安全装置用システム - Google Patents

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Tatsuo Matsuoka
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Mitsubishi Denki Kabushiki Kaisha
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    • B66—HOISTING; LIFTING; HAULING
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    • B66B1/34—Details, e.g. call counting devices, data transmission from car to control system, devices giving information to the control system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G06F11/167—Error detection by comparing the memory output
    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Definitions

  • the present invention improves the reliability of the error check by performing not only the error check of the memory data but also the periodic error check of the address bus and the data bus used at the time of writing to and reading from the memory.
  • the present invention relates to a device system. Background art
  • the present invention has been made to solve the above problems, and has been made in consideration of a memory system (address bus, data bus, In the main memory and sub-memory), in addition to the memory data abnormality check similar to the conventional system, additional checks are performed on the address bus and data bus to improve the reliability of the abnormality check.
  • a memory system address bus, data bus, In the main memory and sub-memory
  • additional checks are performed on the address bus and data bus to improve the reliability of the abnormality check.
  • the purpose is to obtain a system.
  • the system for an electronic safety device for an elevator periodically checks the address bus and the data bus by a hardware circuit and software processing in addition to the conventional memory data abnormality check.
  • the specified address and specified data for checking which can confirm both cases of “1”, are periodically input / output from the CPU (addresses are only output).
  • the designated address is represented by “FF” and “0 0”, for example, in the case of 8 bits.
  • the specified data is 8 bits, "AA” and “55”, or "01", “02”, “04”, “08”, “10”, " It is represented by a set of values such as “20”, “40” and “80”.
  • the address bus As for the address bus, a plurality of designated addresses to be output are detected by a designated address detection circuit provided on the address bus, and all designated addresses cannot be detected. However, if it exists, it is determined that there is an abnormality in the address bus.
  • FIG. 1 is a block diagram schematically showing an elevator electronic safety device system according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit configuration diagram showing a specific example of a data comparison circuit for checking a data abnormality in FIG.
  • Figure 3 shows a specific example of the specified address detection circuit for checking the address bus error in Figure 1.
  • FIG. 4 is a flowchart showing designated address output software for outputting an address to the designated address detection circuit according to the first embodiment of the present invention.
  • FIG. 5 is a flowchart showing a software for checking a data bus abnormality according to the first embodiment of the present invention.
  • FIG. 1 shows a schematic configuration of a system for an electronic safety device for an elevator according to Embodiment 1 of the present invention.
  • the elevator electronic safety device system includes a memory data abnormality check circuit 1 for checking memory data abnormality, a CPU 2, and a designated address detection circuit 3 for checking an address bus abnormality.
  • the memory data abnormality check circuit 1 is used to avoid collision between the output data of the main memory 1a and the sub memory 1b (RAM), which are allocated in a superimposed manner in the same address space, and the sub memory 1b.
  • the data buffer 1 includes a data comparison circuit 1 d for comparing data in the main memory 1 a and the sub memory 1 b to check for data abnormality.
  • the memory data abnormality check circuit 1 also includes an error correction code check circuit as in the conventional system.
  • the CPU 2 has the specified address output software 2a for outputting the specified address at the time of data error check, the data bus error check software 2b executed at the time of data bus error check, and the ROM for storing programs (Fig. And not shown).
  • the main memory 1a and the sub memory 1b are connected to the CPU 2 via the address bus BA and the data bus BD, respectively, and the data for the elevator electronic safety device is written from the CPU 2 With
  • the data is read to CPU2.
  • the data bus BD is the main memory data bus in the memory data abnormality check circuit 1.
  • the main memory 1a and the sub memory lb are divided into a data comparison circuit 1 d via a main memory data bus BD 1 and a sub memory data bus BD 2, respectively. It is connected to the.
  • the data buffer 1c is interposed on the sub memory data bus BD2.
  • the data comparison circuit Id compares each memory data input via the main memory data bus BD 1 and the sub memory data bus BD 2 at the time of memory data abnormality check, and determines that there is an abnormality in the memory data. Outputs the data error signal ED.
  • the designated address detection circuit 3 is connected to the CPU 2 via the address bus BA, and detects the designated address when checking the address bus BA for an error, and determines that the address bus BA has an error. Outputs the address bus abnormal signal EBA.
  • the designated address output software 2a in the CPU 2 operates when the end address bus BA is checked for an error, and periodically outputs the designated address to the designated address detection circuit 3 as described later.
  • the data bus error check software 2 b in the CPU 2 operates when checking the data bus BD for errors, and outputs a data bus error signal EBD when it is determined that the data bus BD has an error.
  • FIG. 2 specifically shows a data comparison circuit 1d for checking data abnormality in FIG. 1, and includes a plurality of exclusive OR gates 21, an AND gate 22, and a D-type latch circuit 23 using a memory read signal RD.
  • FIG. 1 specifically shows a data comparison circuit 1d for checking data abnormality in FIG. 1, and includes a plurality of exclusive OR gates 21, an AND gate 22, and a D-type latch circuit 23 using a memory read signal RD.
  • FIG. 2 specifically shows a data comparison circuit 1d for checking data abnormality in FIG. 1, and includes a plurality of exclusive OR gates 21, an AND gate 22, and a D-type latch circuit 23 using a memory read signal RD.
  • a data comparison circuit Id includes an exclusive OR gate 21 arranged in parallel, an AND gate 22 that calculates the logical product of the output signals of the exclusive OR gate 21, and an output signal of the AND gate 22 to a D terminal input. And a D-type latch circuit 23 that outputs an H (logic “1”) level signal as a data abnormality signal ED.
  • Each exclusive OR gate 21 uses the data from the main memory data bus BD 1 as one input signal, and the data from the sub memory data bus BD 2 as one input signal. (Logic “0”) level signal, and if they do not match, an H (logic “1”) level signal is output.
  • AND gate 22 receives the inverted signal of the output signal from each exclusive OR gate 21.
  • H level that is, all the output signals of the exclusive OR gate 21 are all at L level
  • an H (logic “1”) level signal is output.
  • the D-type latch circuit 23 operates in response to the memory read signal RD, and changes the level of the output signal (data abnormal signal ED) in response to the D terminal input (the output signal of the AND gate 22). It is reset to the initial state in response to the reset signal RST.
  • FIG. 3 specifically shows the designated address detection circuit 3 for address bus error check in FIG.
  • a designated address detection circuit 3 includes a plurality of exclusive OR gates 31 each having an H level signal as one input signal, a plurality of exclusive OR gates 32 each having an L level signal as one input signal, and A NAND gate 33 that takes the logical product of each output signal of the exclusive OR gate 31 and the address strobe signal STR, a NAND gate 34 that takes a logical product of each output signal of the exclusive OR gate 32 and the address strobe signal STR, and a NAND gate 33 D-type latch circuit 35 with the output signal of 3 as the input signal of the set terminal, D-type latch circuit 36 with the output signal of the NAND gate 34 as the input signal of the set terminal, and D-type latch circuit 35 , 36, and AND gate 37, which takes the logical product of each output signal, D-type latch circuit 38, which operates in response to reset signal RST 1 of designated address detection circuit 3, and designated address A D-type latch circuit 39 that operates in response to the mask signal MSK of the output circuit 3; and an OR gate 40 that ORs the
  • Each exclusive OR gate 31 outputs an L level signal when the designated address input from the address bus BA is an H level signal, and outputs an H level signal when the designated address is an L level signal. Is output.
  • each exclusive OR 32 outputs an H level signal when the designated address input from the address bus BA is an H level signal, and outputs an H level signal when the designated address is an H level signal. , Each output an L level signal.
  • each exclusive OR gate 31 is connected to the address strobe signal STR. And the level is inverted and input to the NAND gate 33.
  • each exclusive OR gate 32 is inverted in level together with the address strobe signal STR and input to the NAND gate 34.
  • the NAND gates 33, 34 are synchronized with the address strobe signal STR, and the designated addresses (“FFFF”, “0 Therefore, the H level signal is output complementarily at regular intervals and complementarily.
  • the D-type latch circuit 38 has an L-level signal applied to the D input terminal and operates according to the first reset signal RST1.
  • the output signal of the D-type latch circuit 38 is applied to each reset terminal of the D-type latch circuits 33 and 36.
  • the D-type latch circuit 39 is applied with a 0-bit signal (“0” when the mask is ON and “1” when the mask is OFF) on the data bus BD to the D input terminal, and is operated by the mask signal MSK.
  • Each of the D-type latch circuits 38, 39 is reset by the second reset signal RST2.
  • the OR gate 40 outputs the address bus abnormal signal EBA when the output signal of the AND gate 37 or the output signal of the D-type latch circuit 39 indicates the H level.
  • the abnormality check of the data bus BD by the data bus abnormality check software 2b is executed.
  • Fig. 4 is a flowchart showing the processing operation by the designated address output software 2a and the designated address detection circuit 3 in the CPU 2.
  • the designated address is detected by the designated address detection circuit 3 when an error is detected in the address bus BA. It shows the operation procedure when outputting.
  • Figure 5 shows the processing operation of the data bus error check software 2b in CPU 2. It is a flow chart.
  • the same address space is assigned to the main memory 1a and the sub memory 1b in an overlapping manner, and when the CPU 2 writes data to the main memory la and the sub memory 1b, The same data is written to the same address of the main memory 1a and the sub memory 1b, respectively.
  • the CPU 2 reads data from the main memory 1a and the sub memory 1b
  • the data in the main memory la is read onto the main memory data bus BD1, and is read via the data bus BD.
  • the data of the secondary memory lb passed to the CPU 2 is read out onto the secondary memory data bus BD2, but is blocked by the data buffer 1c and is not sent out to the data bus BD.
  • the two memory outputs from the main memory 1a and the sub memory 1b do not collide, and only the data in the main memory 1a is passed to the CPU 2, and writing and reading are performed normally.
  • the main memory data read out on the main memory data bus BD 1 and the sub memory data read out on the sub memory data bus BD 2 are input to the data comparison circuit 1 d. The data of the two is compared.
  • the data comparison circuit Id checks for data abnormalities, and outputs an abnormal data signal ED if an abnormality (data mismatch) is detected.
  • the CPU 2 checks a specified address (for example, an 8-bit signal) that can confirm both “0” and “1” for each of the bit signals used in the memory system in the address bus BA.
  • a specified address for example, an 8-bit signal
  • the designated address output software 2a is used to execute the processing of FIG.
  • the designated address detection circuit installed on the address bus BA Let 3 detect the specified address.
  • the designated address detection circuit 3 determines that there is an abnormality in the address bus B A and outputs an address bus abnormality signal EBA.
  • the designated address detection circuit 3 is reset by the first reset signal RST 1 (step S2), and the D-type latch circuit 38 is operated.
  • step S3 the maximum address “FFFFJ” where the addresses are all “1” (or the minimum address “0000” where the addresses are all “0”) is read (step S3).
  • the operation state is inverted, and the processing routine shown in FIG. 4 is exited.
  • FIGS. 1 and 5 a description will be given of the operation of checking the abnormality of the data bus BD by the data bus abnormality check software 2b in the CPU 2.
  • the CPU 2 checks the data bus BD for all bit signals used in the memory system, and can specify both “0” and “1” for check specification data (for example, 8-bit data). , “AA” and “55”, or a pair of "01", “02", “04”, “08”, “10”, “20”, “40” and “80” ), And the read / write check operation by the process of FIG. 5 (steps S11 to S17) is periodically and repeatedly executed.
  • the CPU 2 determines that there is an error in the data bus BD and outputs a data bus error signal EBD.
  • step S12 the specified data written in step S12 is read from the test address (step S13), and it is determined whether or not the specified data matches the specified data before writing (step S14).
  • step S14 If it is determined in step S14 that the specified data after the read does not match the specified data before the write (that is, NO), the CPU 2 determines that the data bus BD has an error and outputs the data bus error signal EBD. Then (step S15), the processing ends abnormally.
  • step S14 determines whether the specified data after reading matches the specified data before writing (ie, YES). If it is determined in step S14 that the specified data after reading matches the specified data before writing (ie, YES), the variable N is incremented (step S16), and the variable N 8 ”is determined (step S17).
  • step S17 If it is determined in step S17 that N ⁇ 8 (that is, YES), the process returns to the designated data write process (step S12), and the above process steps S13 to S16 are repeatedly executed.
  • step 5 ends normally.
  • the memory data abnormality check circuit 1 As described above, in addition to the processing by the memory data abnormality check circuit 1 similar to the conventional system, by performing the periodic abnormality check processing of the address bus BA and the data bus BD used at the time of writing and reading the memory, The reliability of the abnormal check can be improved.
  • the above abnormality check is effective when checking the soundness of the memory system in the elevator electronic safety device.

Description

ェレベータ電子安全装置用システム
技術分野
この発明は、 メモリデータの異常チェックのみならず、 メモリへの書き込み時 および読み出し時に使用するアドレスバスおよびデータバスの周期的な異常チェ ックを行うことにより、 異常チェックの信頼性を向上させたエレベータ電子安全 明
装置用システムに関する。 背景技術
書
従来のエレベータ電子安全装置用システム （特に、 メモリシステムのチェック 方法） としては、 E C Cなどの誤り訂正符号によるチェックや、 2ブロックメモ リ （主メモリおよび副メモリ） の比較チェックを行うものが提案されている （た とえば、 特開平 8— 1 6 4 8 3号公報参照） 。
従来のエレベータ電子安全装置用システムによれば、 メモリシステムのチエツ クにおいて、 メモリデータの異常チェックのみが行われており、 メモリ書き込み 時および読み出し時に使用されるアドレスバスおよびデータバスに対して、 C P Uからの信号が正しく入出力されているかについては、 全くチェックが行われて いないので、 異常チェックの信頼性が低レ、という課題があつた。
特に、 エレベータ電子安全装置のように、 非常に高い異常チェックの信頼性が 要求される場合には、 異常チェックの信頼性が低いことは重大な問題となる。 また、 この種のシステムにおける付加回路は、 組み込み回路で構成される場合 がほとんどであり、 付加回路は極力小さく構成することが要求されており、 容易 に対策を施すことができなかった。 発明の開示
この発明は、 上記のような課題を解決するためになされたもので、 エレベータ 電子安全装置システムに使用されるメモリシステム （アドレスバス、 データバス、 主メモリおよび副メモリ） において、 従来システムと同様のメモリデータ異常チ ェックに加えて、 ァドレスバスおよびデータバスの異常チェックを追加実行する ことにより、 異常チェックの信頼性を向上させたエレベータ電子安全装置用シス テムを得ることを目的とする。
この発明に係るェレベータ電子安全装置用システムは、 従来のメモリデータ異 常チェックに加え、 アドレスバスおよびデータバスのチェックを、 ハードウェア 回路およびソフトウエア処理により、 周期的にチェックを行う。
すなわち、 アドレスバスおよびデータバスのうち、 メモリシステム （バス、 主 メモリおよび副メモリ） に使用される全ビッ ト信号の各々について、 「0」 、
「1」 の両方の場合を確認可能なチェック用の指定ァドレスおよび指定データを、 C P Uから周期的に入出力 （アドレスについては出力のみ） させる。
ここで、 指定アドレスは、 たとえば 8ビッ トの場合、 「F F」 および 「0 0」 で表される。 同様に、 指定データは、 8ビッ トの場合、 「A A」 および 「5 5」 、 または、 「0 1」 、 「0 2」 、 「0 4」 、 「0 8」 、 「1 0」 、 「2 0」 、 「4 0」 および 「8 0」 といった組の値で表される。
また、 アドレスバスについては、 出力される複数の指定アドレスを、 アドレス バスに設置された指定ァドレス検出回路に検出させ、 全ての指定ァドレスを検出 することができず、 非検出の指定アドレスが 1つでも存在すれば、 アドレスバス に異常有りと判定する。
さらに、 データバスについては、 複数の指定データを、 メモリに一旦書き込ん だ後、 これを読み出して比較し、 全ての指定データが一致せず、 不一致の指定デ ータが 1つでも存在すれば、 データバスに異常有りと判定する。 図面の簡単な説明
図 1はこの発明の実施の形態 1に係るエレべ一タ電子安全装置用システムを概 略的に示すブロック構成図である。
図 2は図 1内のデータ異常チェック用のデータ比較回路の具体例を示す回路構 成図である。
図 3は図 1内のァドレスバス異常チェック用の指定ァドレス検出回路の具体例 を示す回路構成図である。
図 4はこの発明の実施の形態 1に係る指定ァドレス検出回路に対してァドレス 出力を行う指定ァドレス出力ソフトウェアを示すフローチャートである。
図 5はこの発明の実施の形態 1に係るデ一タバス異常チェック用のソフトゥェ ァを示すフローチヤ一トである。 発明を実施するための最良の形態
以下、 図面を参照しながら、 この発明の実施の形態 1について詳細に説明する。 図 1はこの発明の実施の形態 1に係るェレベータ電子安全装置用システムの概 略構成を示している。
図 1において、 エレベータ電子安全装置用システムは、 メモリデータの異常を チェックするメモリデータ異常チェック回路 1と、 C P U 2と、 アドレスバスの 異常をチヱックする指定ァドレス検出回路 3と、 を備えている。
メモリデータ異常チェック回路 1は、 同一ァドレス空間に重ねて割り付けられ た並列構成の主メモリ 1 aおよび副メモリ 1 b ( R AM) と、 副メモリ 1 bの出 力データの衝突を回避するためのデータバッファ 1 じ と、 主メモリ 1 aおよび副 メモリ 1 bの各データを比較してデータ異常をチェックするデータ比較回路 1 d と、 を備えている。
また、 ここでは図示を省略するが、 メモリデータ異常チェック回路 1は、 従来 システムと同様に、 誤り訂正符号チエック回路も備えている。
C P U 2は、 データ異常チェック時に指定ァドレスを出力するための指定ァド レス出力ソフトウェア 2 aと、 データバス異常チェック時に実行されるデータバ ス異常チェックソフトウェア 2 bと、 プログラム格納用の R OM (図示せず） と を備えている。
メモリデータ異常チェック回路 1において、 主メモリ 1 aおよび副メモリ 1 b は、 それぞれ、 アドレスバス B Aおよびデータバス B Dを介して C P U 2に接続 され、 エレベータ電子安全装置用のデータが C P U 2から書き込まれるとともに、
C P U 2に読み出されるようになっている。
データバス B Dは、 メモリデータ異常チェック回路 1内で主メモリデータバス BD 1および副メモリデータバス BD 2に分岐されており、 主メモリ 1 aおよび 副メモリ l bは、 それぞれ、 主メモリデータバス BD 1および副メモリデータバ ス BD 2を介して、 データ比較回路 1 dに接続されている。
副メモリデータバス BD 2には、 データバッファ 1 cが介在されている。
データ比較回路 I dは、 メモリデータの異常チェック時に、 主メモリデータバ ス BD 1および副メモリデータバス BD 2を介して入力される各メモリデータを 比較し、 メモリデータに異常有りと判定した場合にはデータ異常信号 E Dを出力 する。
指定ァドレス検出回路 3は、 了ドレスバス B Aを介して C PU 2に接続されて おり、 ア ドレスバス B Aの異常チェック時に指定ア ドレスを検出し、 ア ドレスバ ス B Aに異常有りと判定した場合にはァドレスバス異常信号 EB Aを出力する。
CPU2内の指定ァ ドレス出力ソフトウエア 2 aは、 了ドレスバス BAの異常 チェック時に動作し、 後述するように、 指定ア ドレス検出回路 3に対して周期的 に指定ァ ドレスを出力する。
C PU 2内のデータバス異常チェックソフトウェア 2 bは、 データバス BDの 異常チェック時に動作し、 データバス BDに異常有りと判定した場合にはデータ バス異常信号 EBDを出力する。
図 2は図 1内のデータ異常チェック用のデータ比較回路 1 dを具体的に示して おり、 複数の排他的オアゲート 21と、 アンドゲート 22と、 メモリ リード信号 RDを用いた D型ラツチ回路 23とにより構成した場合を示している。
図 2において、 データ比較回路 I dは、 並設された排他的オアゲート 2 1と、 排他的オアゲート 21の各出力信号の論理積をとるアンドゲート 22と、 アンド ゲート 22の出力信号を D端子入力として H (論理 「1」 ） レベル信号をデータ 異常信号 EDとして出力する D型ラッチ回路 23と、 を備えている。
各排他的オアゲート 21は、 主メモリデータバス BD 1からのデータを各一方 の入力信号とし、 副メモリデータバス BD 2からのデータを各一方の入力信号と し、 両者が一致する場合に、 それぞれし （論理 「0」 ） レベル信号を出力し、 両 者が不一致の場合に、 それぞれ H (論理 「1」 ） レベル信号を出力する。
アンドゲート 22は、 各排他的オアゲ一ト 21からの出力信号の反転信号を取 り込み、 各入力信号が全て Hレベル （すなわち、 排他的オアゲート 2 1の各出力 信号が全て Lレベル） の場合に、 H (論理 「1」 ） レベル信号を出力する。
D型ラッチ回路 2 3は、 メモリ リード信号 R Dに応答して動作するとともに、 D端子入力 （アンドゲート 2 2の出力信号） に応答して出力信号 （データ異常信 号 E D ) のレベルを変更し、 リセット信号 R S Tに応答して初期状態にリセット される。
図 3は図 1内のァドレスバス異常チェック用の指定ァドレス検出回路 3を具体 的に示している。
図 3において、 指定ア ドレス検出回路 3は、 Hレベル信号を一方の入力信号と する複数の排他的オアゲート 3 1と、 Lレベル信号を一方の入力信号とする複数 の排他的オアグート 3 2と、 排他的オアゲート 3 1の各出力信号およびァドレス ストローブ信号 S T Rの論理積をとるナンドゲート 3 3と、 排他的オアゲート 3 2の各出力信号およびァドレスストローブ信号 S T Rの論理積をとるナンドゲー ト 3 4と、 ナンドゲート 3 3の出力信号をセット端子の入力信号とする D型ラッ チ回路 3 5と、 ナンドゲート 3 4の出力信号をセット端子の入力信号とする D型 ラッチ回路 3 6と、 D型ラッチ回路 3 5、 3 6の各出力信号の論理積をとるアン ドゲート 3 7と、 指定ァドレス検出回路 3のリセット信号 R S T 1に応答して動 作する D型ラッチ回路 3 8と、 指定ァドレス検出回路 3のマスク信号 M S Kに応 答して動作する D型ラッチ回路 3 9と、 アンドゲート 3 7の出力信号と D型ラッ チ回路 3 9の出力信号との論理和をとるオアゲート 4 0と、 を備えている。 並設された排他的オアグート 3 1、 3 2の各他方の入力端子には、 それぞれ、 ァ ドレスバス B Aを介した指定ァ ドレスが入力されている。
各排他的オアゲート 3 1は、 ァドレスバス B Aから入力される指定ァドレスが Hレベル信号の場合には、 それぞれ Lレベル信号を出力し、 指定ア ドレスが Lレ ベル信号の場合には、 それぞれ Hレベル信号を出力する。
逆に、 各排他的オアゲー ト 3 2は、 アドレスバス B Aから入力される指定ア ド レスが Hレベル信号の場合には、 それぞれ Hレベル信号を出力し、 指定アドレス が Hレベル信号の場合には、 それぞれ Lレベル信号を出力する。
各排他的オアゲート 3 1の出力信号は、 ア ドレスストローブ信号 S T Rととも に、 レベル反転されてナンドゲート 3 3に入力される。
同様に、 各排他的オアゲート 3 2の出力信号は、 アドレスス トローブ信号 S T Rとともに、 レベル反転されてナンドゲート 3 4に入力される。
したがって、 アドレスバス B Aが健全であれば、 ナンドゲート 3 3、 3 4は、 ァドレスストローブ信号 S T Rに同期して、 了ドレスバス B Aを介して周期的に 入力される指定アドレス （ 「F F F F」 、 「0 0 0 0」 ） により、 一定周期ごと に且つ相補的に Hレベル信号を出力することになる。
D型ラッチ回路 3 8は、 D入力端子に Lレベル信号が印加され、 第 1のリセッ ト信号 R S T 1により動作する。 D型ラッチ回路 3 8の出力信号は、 D型ラッチ 回路 3 3、 3 6の各リセッ ト端子に印加されている。
D型ラッチ回路 3 9は、 D入力端子にデータバス B Dの 0ビット信号 （マスク O N時に 「0」 、 マスク O F F時に 「1」 となる） B T Oが印加されるとともに、 マスク信号 M S Kにより動作する。
各 D型ラッチ回路 3 8、 3 9は、 第 2のリセッ ト信号 R S T 2により、 それぞ れリセットされる。
オアゲート 4 0は、 アンドゲート 3 7の出力信号または D型ラツチ回路 3 9の 出力信号が Hレベルを示す場合に、 ァドレスバス異常信号 E B Aを出力する。 上記のように構成されたエレベータ電子安全装置用システムにおいては、 メモ リデータ異常チェック回路 1によるデータ異常チェックのみならず、 指定ァドレ ス出力ソフトウエア 2 aおよび指定ァドレス検出回路 3によるァドレスバス B A の異常チェックと、 データバス異常チェックソフトウエア 2 bによるデータバス B Dの異常チェックとが実行される。
次に、 図 1〜図 5を参照しながら、 この発明の実施の形態 1による上記 3通り の異常チェック動作について、 さらに具体的に説明する。
図 4は C P U 2内の指定ァドレス出力ソフトウェア 2 aと指定ァドレス検出回 路 3とによる処理動作を示すフローチヤ一トであり、 了ドレスバス B Aの異常チ エック時に指定ァドレス検出回路 3に指定ァドレスを出力するときの動作手順を 示している。
図 5は C P U 2内のデータバス異常チェックソフトウエア 2 bの処理動作を示 すフローチヤ一トである。
まず、 図 1および図 2を参照しながら、 メモリデータ異常チェック回路 1によ るデータ異常チヱック動作について説明する。
メモリデータ異常チェック回路 1において、 主メモリ 1 aおよび副メモリ 1 b には、 同一のアドレス空間が重ねて割付けられており、 CPU2が主メモリ l a および副メモリ 1 bにデータを書き込んだ場合には、 主メモリ 1 aおよび副メモ リ 1 bの同じァドレスに同じデータがそれぞれ書込まれる。
—方、 CPU 2が主メモリ 1 aおよび副メモリ 1 bからデータを読み出した場 合には、 主メモリ l aのデータは、 主メモリデータバス BD 1上に読み出され、 データバス BDを介して CPU2に渡される力 副メモリ l bのデータは、 副メ モリデータバス BD 2上に読み出されるものの、 データバッファ 1 cにプロック されるので、 データバス BDに送出されない。
したがって、 主メモリ 1 aおよび副メモリ 1 bからの 2つのメモリ出力が衝突 することはなく、 主メモリ 1 aのデータのみが CPU2に渡され、 正常に書き込 みと読み出しとが実行される。
この動作と同時に、 主メモリデータバス BD 1上に読み出された主メモリデー タ、 および、 副メモリデータバス BD 2上に読み出された副メモリデータは、 デ ータ比較回路 1 dに入力されて両者のデータ比較が行われる。
データ比較回路 I dは、 データ異常をチェックし、 異常 （データの不一致） が 検出されれば、 データ異常信号 EDを出力する。
次に、 図 1、 図 3および図 4を参照しながら、 C PU 2内の指定アドレス出力 ソフ トウェア 2 aと指定ァドレス検出回路 3とによるァドレスバス B Aの異常チ エック動作について説明する。
CPU 2は、 アドレスバス B Aのうち、 メモリシステムに使用される全ビッ ト 信号の各々について、 「0」 、 「1」 の両方の場合が確認できるチェック用の指 定アドレス （たとえば、 8ビッ トの場合、 「FF」 と 「00」 ） を用い、 指定ァ ドレス出力ソフトウェア 2 aを実行することにより、 図 4の処理 （ステップ S 1
〜S 4) を周期的に繰り返し実行する。
また、 これと同時に、 アドレスバス B A上に設置された指定アドレス検出回路 3に指定ァドレスを検出させる。
指定ァドレス検出回路 3は、 全ての指定ァドレスを検出することができない場 合に、 ア ドレスバス B Aに異常有りと判定し、 ア ドレスバス異常信号 EB Aを出 力する。
図 4において、 まず、 CPU2は、 指定ア ドレス検出回路 3のマスクを ONし て （ステップ S 1) 、 指定ア ドレス検出回路 3内の D型ラッチ回路 39を動作さ せるとともに、 0ビット信号 B TO (=0) を D入力端子に印加する。
続いて、 第 1のリセット信号 RST 1により指定ァドレス検出回路 3をリセッ トし （ステップ S 2) 、 D型ラッチ回路 38を動作させる。
次に、 ア ドレスが全て 「1」 となる最大値のア ドレス 「FFFFJ (または、 アドレスが全て 「0」 となる最小値のアドレス 「0000」 ） を読む （ステップ S 3) 。
最後に、 指定ア ドレス検出回路 3のマスクを OFFにして （ステップ S 4) 、 D型ラッチ回路 39の D入力端子に 0ビッ ト信号 B TO (= 1) を印加し、 D型 ラッチ回路 39の動作状態を反転させて、 図 4の処理ルーチンを抜け出る。 次に、 図 1および図 5を参照しながら、 CPU 2内のデータバス異常チェック ソフトウェア 2 bによるデータバス BDの異常チェック動作について説明する。
CPU 2は、 データバス BDのうち、 メモリシステムに使用される全ビット信 号の各々について、 「0」 、 「1」 の両方の場合が確認できるチェック用の指定 データ （たとえば、 8ビッ トの場合、 「AA」 および 「55」 、 または、 「0 1」 、 「0 2」 、 「04」 、 「08」 、 「1 0」 、 「20」 、 「40」 および 「80」 などの組の値） を用い、 図 5の処理 （ステップ S 1 1〜S 1 7) による リードライ トチユック動作を周期的に繰り返し実行する。
CPU 2は、 データバス異常チェックソフトウエア 2 bによる判定処理におい て、 全ての指定データが一致しなければ、 データバス BDに異常有りと判定し、 データバス異常信号 EBDを出力する。
図 5において、 CPU 2は、 まず、 指定データを特定する変数 Nを 「1」 に初 期設定し （ステップ S 1 1) 、 N (= 1) 番目の指定データ （= 「0 1」 ） を R
AM (主メモリ 1 aおよび副メモリ 1 b) 内のテストァドレスに書き込む （ステ ップ S 1 2 ) 。
続いて、 ステップ S 1 2で書き込んだ指定データをテストァドレスから読み出 し （ステップ S 1 3) 、 書き込み前の指定データと一致するか否かを判定する (ステップ S 14) 。
ステップ S 14において、 読み出し後の指定データが書き込み前の指定データ と一致しない （すなわち、 NO) と判定されれば、 CPU 2は、 データバス BD に異常有りと見なし、 データバス異常信号 EBDを出力して （ステップ S 1 5) 、 異常終了する。
一方、 ステップ S 14において、 読み出し後の指定データが書き込み前の指定 データと一致する （すなわち、 YES) と判定されれば、 変数 Nをインクリメン トして （ステップ S 1 6) 、 変数 Nが 「8」 以下であるか否かを判定する （ステ ップ S 1 7) 。
ステップ S 1 7において、 N≤8 (すなわち、 YE S) と判定されれば、 指定 データの書き込み処理 （ステップ S 1 2) に戻り、 上記処理ステップ S 1 3〜S 16を繰り返し実行する。
すなわち、 2番目の指定データ （= 「02」 ） 、 3番目の指定データ （= 「0 2」 ） 、 · · ·、 8番目の指定データ （= 「80」 ） 力 順次 RAM内のテス ト アドレスに書き込まれ （ステップ S 1 2) 、 それぞれの読み出し後に （ステップ S 1 3) 、 一致または不一致が判定される （ステップ S 14) 。
一方、 ステップ S 1 7において、 N〉9 (すなわち、 NO) と判定されれば、 全ての指定データ （N= l〜8) についてデータバス異常チェックが実行され、 且つ全ての指定データが書き込み前後で一致したものと見なし、 CPU 2は、 図
5の処理ルーチンを正常終了する。
このように、 従来システムと同様のメモリデータ異常チェック回路 1による処 理に加えて、 メモリ書き込み時および読み出し時に使用するァドレスバス B Aお よびデータバス BDの周期的な異常チェック処理を実行することにより、 異常チ ェックの信頼性を向上させることができる。
特に、 上記異常チェックは、 エレベータ電子安全装置におけるメモリシステム の健全性をチェックする際に有効である。

Claims

請 求 の 範 囲
1 . エレベータ電子安全装置におけるメモリシステムの健全性をチェックする ためのェレベータ電子安全装置用システムであって、
指定ァドレス出力ソフトウェアおよびデータバス異常チェックソフトウェアを 有する C P Uと、
ァドレスバスおよびデータバスを介して前記 C P Uに接続された主メモリおよ び副メモリと、
前記主メモリおよび前記副メモリのデータを比較するメモリデータ異常チェッ ク回路と、
前記ァドレスバスを介して前記 C P Uに接続された指定ァドレス検出回路と、 を備え、
前記 C P Uは、 前記指定アドレス出力ソフトウェアを実行するとともに、 前記 指定ァドレス検出回路を用いて、 前記ァドレスバスの異常チェックを周期的に行 い、
前記 C P Uは、 前記データバス異常チェックソフ トウェアを実行するとともに、 前記主メモリおよび前記副メモリを用いて、 前記データバスの異常チェックを周 期的に行うことを特徴とするエレベータ電子安全装置用システム。
2 . 前記 C P Uは、
前記指定ア ドレス出力ソフトウェアを実行して、 前記ア ドレスバスのうち、 前 記主メモリおよび前記副メモリに使用される全ビッ ト信号の各々について、
「0」 、 「1」 の両方の場合が確認できるチェック用の指定アドレスを前記指定 ァドレス検出回路に周期的に出力し、
前記指定ァドレス検出回路は、 前記 C P Uから周期的に出力される複数の指定 ア ドレスを検出し、 前記複数の指定アドレスの全てを検出できない場合には、 前 記ァドレスバスの異常と判定してァドレスバス異常信号を出力することを特徴と する請求項 1に記載のェレベータ電子安全装置用システム。
3 . 前記 C P Uは、
前記データバス異常チヱックソフトウエアを実行して、 前記データバスのうち、 前記主メモリおよび前記副メモリに使用される全ビッ ト信号の各々について、 「0」 、 「 1」 の両方の場合が確認できるチェック用の指定データを周期的に入 出力し、
前記 C P Uから周期的に出力される複数の指定データを、 前記主メモリおよび 前記副メモリに一旦書き込んだ後に読み出して比較し、 書き込み前の複数の指定 データと読み出し後の複数の指定データとが全て一致しない場合には、 前記デー タバスの異常と判定してデータバス異常信号を出力することを特徴とする請求項
1または請求項 2に記載のェレベータ電子安全装置用システム。
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