JPH09237230A - メモリ制御装置及び状態検査方法 - Google Patents
メモリ制御装置及び状態検査方法Info
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- JPH09237230A JPH09237230A JP8045134A JP4513496A JPH09237230A JP H09237230 A JPH09237230 A JP H09237230A JP 8045134 A JP8045134 A JP 8045134A JP 4513496 A JP4513496 A JP 4513496A JP H09237230 A JPH09237230 A JP H09237230A
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Abstract
(57)【要約】
【課題】 アドレスラインあるいはデータバスを構成す
るデータラインの配線状態を含む動作状態の検査である
状態検査を容易、かつ、短時間で行なう。 【解決手段】 複数のアドレスラインの電圧レベルを全
て“Ｌ”レベル、あるいは、複数のアドレスラインのう
ちいずれか一のアドレスラインの電圧レベルを順次
“Ｈ”レベルとして検査用アドレス指定を行ない、デー
タラインの電圧レベルを全て“Ｌ”レベル、あるいは、
データラインのうちいずれか一のデータラインの電圧レ
ベルを順次“Ｈ”レベルとする。検査用データ書込手段
による書込終了毎に、データラインを介してメモリに記
憶されている検査用データを読出検査用データとして読
出を行ない、読出検査用データと、検査用データ書込手
段により書込んだ検査用データと、を比較して配線不良
を容易、かつ、迅速に検出する。
るデータラインの配線状態を含む動作状態の検査である
状態検査を容易、かつ、短時間で行なう。 【解決手段】 複数のアドレスラインの電圧レベルを全
て“Ｌ”レベル、あるいは、複数のアドレスラインのう
ちいずれか一のアドレスラインの電圧レベルを順次
“Ｈ”レベルとして検査用アドレス指定を行ない、デー
タラインの電圧レベルを全て“Ｌ”レベル、あるいは、
データラインのうちいずれか一のデータラインの電圧レ
ベルを順次“Ｈ”レベルとする。検査用データ書込手段
による書込終了毎に、データラインを介してメモリに記
憶されている検査用データを読出検査用データとして読
出を行ない、読出検査用データと、検査用データ書込手
段により書込んだ検査用データと、を比較して配線不良
を容易、かつ、迅速に検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置及
び状態検査方法に係り、特に組込型機器等に内蔵される
ＲＡＭ（Random Access Memory）を制御するメモリ制御
装置として機能するＣＰＵが自己とＲＡＭとの間の配線
状態及び動作状態の検査を行なう技術に関する。
び状態検査方法に係り、特に組込型機器等に内蔵される
ＲＡＭ（Random Access Memory）を制御するメモリ制御
装置として機能するＣＰＵが自己とＲＡＭとの間の配線
状態及び動作状態の検査を行なう技術に関する。
【０００２】
【従来の技術】組込型機器に内蔵されるＲＡＭとＲＡＭ
を制御するためのメモリ制御装置であるＣＰＵとは、同
一基板上でアドレスバス及びデータバスを介して接続さ
れる。実際にＣＰＵ側からＲＡＭをアクセスするために
は、アドレスバス及びデータバスが物理的に接続されて
いる必要がある。
を制御するためのメモリ制御装置であるＣＰＵとは、同
一基板上でアドレスバス及びデータバスを介して接続さ
れる。実際にＣＰＵ側からＲＡＭをアクセスするために
は、アドレスバス及びデータバスが物理的に接続されて
いる必要がある。
【０００３】ところで、ＣＰＵ及びＲＡＭを実装した基
板を動作させるに先立って、ＣＰＵ−ＲＡＭ間で接続さ
れているアドレスバス及びデータバスが確実に接続され
ているか否かを非動作状態で確実に調べることは困難で
あり、基板実装後にアドレスバス及びデータバスの接続
状態を含む動作状態を確実に調べるためには、実際に動
作させる必要があった。
板を動作させるに先立って、ＣＰＵ−ＲＡＭ間で接続さ
れているアドレスバス及びデータバスが確実に接続され
ているか否かを非動作状態で確実に調べることは困難で
あり、基板実装後にアドレスバス及びデータバスの接続
状態を含む動作状態を確実に調べるためには、実際に動
作させる必要があった。
【０００４】
【発明が解決しようとする課題】これにより上記従来の
組込型機器において、ＣＰＵ及びＲＡＭの実装後の動作
試験において、アドレスバスを構成するアドレスライン
あるいはデータバスを構成するデータラインの接続不良
に起因すると思われる故障が生じた場合には、人手によ
りテスタ等の試験装置を用いて配線試験（配線チェッ
ク）を行なう必要があり、作業時間と手間がかかるとい
う問題点があった。
組込型機器において、ＣＰＵ及びＲＡＭの実装後の動作
試験において、アドレスバスを構成するアドレスライン
あるいはデータバスを構成するデータラインの接続不良
に起因すると思われる故障が生じた場合には、人手によ
りテスタ等の試験装置を用いて配線試験（配線チェッ
ク）を行なう必要があり、作業時間と手間がかかるとい
う問題点があった。
【０００５】そこで、本発明の目的は、メモリ制御装置
であるＣＰＵとＲＡＭとの間のアドレスバスを構成する
アドレスラインあるいはデータバスを構成するデータラ
インの配線状態を含む動作状態の検査である状態検査を
容易、かつ、短時間で行なうことができるメモリ制御装
置及び状態検査方法を提供することにある。
であるＣＰＵとＲＡＭとの間のアドレスバスを構成する
アドレスラインあるいはデータバスを構成するデータラ
インの配線状態を含む動作状態の検査である状態検査を
容易、かつ、短時間で行なうことができるメモリ制御装
置及び状態検査方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
ランダムアクセス可能で各種データの記憶を行なう複数
のメモリセルを有するメモリと複数のアドレスラインよ
り構成されるアドレスバス及び複数のデータラインより
構成されるデータバスを介して接続され、前記メモリの
制御を行なうメモリ制御装置において、前記メモリ制御
装置は、複数の前記アドレスラインの電圧レベルを全て
“Ｌ”レベル、あるいは、複数の前記アドレスラインの
うちいずれか一のアドレスラインの電圧レベルを順次
“Ｈ”レベルとして検査用アドレス指定を行なう検査用
アドレス指定手段と、前記データラインの電圧レベルを
全て“Ｌ”レベル、あるいは、前記データラインのうち
いずれか一のデータラインの電圧レベルを順次“Ｈ”レ
ベルとする検査用データ書込手段と、前記検査用データ
書込手段による書込終了毎に、前記データラインを介し
て前記メモリに記憶されている検査用データを読出検査
用データとして読出を行なう検査用データ読出手段と、
読出検査用データと、前記検査用データ書込手段により
書込んだ検査用データと、を比較することにより前記ア
ドレスライン及び前記データラインが正常に配線されて
いるか否かを判別する判別手段と、を備えて構成する。
ランダムアクセス可能で各種データの記憶を行なう複数
のメモリセルを有するメモリと複数のアドレスラインよ
り構成されるアドレスバス及び複数のデータラインより
構成されるデータバスを介して接続され、前記メモリの
制御を行なうメモリ制御装置において、前記メモリ制御
装置は、複数の前記アドレスラインの電圧レベルを全て
“Ｌ”レベル、あるいは、複数の前記アドレスラインの
うちいずれか一のアドレスラインの電圧レベルを順次
“Ｈ”レベルとして検査用アドレス指定を行なう検査用
アドレス指定手段と、前記データラインの電圧レベルを
全て“Ｌ”レベル、あるいは、前記データラインのうち
いずれか一のデータラインの電圧レベルを順次“Ｈ”レ
ベルとする検査用データ書込手段と、前記検査用データ
書込手段による書込終了毎に、前記データラインを介し
て前記メモリに記憶されている検査用データを読出検査
用データとして読出を行なう検査用データ読出手段と、
読出検査用データと、前記検査用データ書込手段により
書込んだ検査用データと、を比較することにより前記ア
ドレスライン及び前記データラインが正常に配線されて
いるか否かを判別する判別手段と、を備えて構成する。
【０００７】請求項１記載の発明によれば、メモリ制御
装置の検査用アドレス指定手段は、複数のアドレスライ
ンの電圧レベルを全て“Ｌ”レベル、あるいは、複数の
前記アドレスラインのうちいずれか一のアドレスライン
の電圧レベルを順次“Ｈ”レベルとして検査用アドレス
指定を行なう。
装置の検査用アドレス指定手段は、複数のアドレスライ
ンの電圧レベルを全て“Ｌ”レベル、あるいは、複数の
前記アドレスラインのうちいずれか一のアドレスライン
の電圧レベルを順次“Ｈ”レベルとして検査用アドレス
指定を行なう。
【０００８】一方、検査用データ書込手段は、データラ
インの電圧レベルを全て“Ｌ”レベル、あるいは、デー
タラインのうちいずれか一のデータラインの電圧レベル
を順次“Ｈ”レベルとする。検査用データ書込手段の動
作と並行して、検査用データ書込手段による書込終了毎
に、データラインを介してメモリに記憶されている検査
用データを読出検査用データとして読出を行なう。
インの電圧レベルを全て“Ｌ”レベル、あるいは、デー
タラインのうちいずれか一のデータラインの電圧レベル
を順次“Ｈ”レベルとする。検査用データ書込手段の動
作と並行して、検査用データ書込手段による書込終了毎
に、データラインを介してメモリに記憶されている検査
用データを読出検査用データとして読出を行なう。
【０００９】この結果、判別手段は、読出検査用データ
と、検査用データ書込手段により書込んだ検査用データ
と、を比較することによりアドレスライン及びデータラ
インが正常に配線されているか否かを判別する。請求項
２記載の発明は、請求項１記載の発明において、前記検
査用アドレス指定手段は、複数の前記アドレスラインの
電圧レベルを全て“Ｈ”レベルとするように構成する。
と、検査用データ書込手段により書込んだ検査用データ
と、を比較することによりアドレスライン及びデータラ
インが正常に配線されているか否かを判別する。請求項
２記載の発明は、請求項１記載の発明において、前記検
査用アドレス指定手段は、複数の前記アドレスラインの
電圧レベルを全て“Ｈ”レベルとするように構成する。
【００１０】請求項２記載の発明によれば、請求項１記
載の発明の作用に加えて、検査用アドレス指定手段は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とす
る。請求項３記載の発明は、請求項１又は請求項２記載
の発明において、前記検査用データ書込手段は、複数の
前記データラインの電圧レベルを全て“Ｈ”レベルとす
るように構成する。
載の発明の作用に加えて、検査用アドレス指定手段は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とす
る。請求項３記載の発明は、請求項１又は請求項２記載
の発明において、前記検査用データ書込手段は、複数の
前記データラインの電圧レベルを全て“Ｈ”レベルとす
るように構成する。
【００１１】請求項３記載の発明によれば、請求項１又
は請求項２記載の発明の作用に加えて、前記検査用デー
タ書込手段は、複数のデータラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とする。請求項４記載の発明は、ランダムアクセス
可能で各種データの記憶を行なう複数のメモリセルを有
するメモリと、前記メモリと複数のアドレスラインより
構成されるアドレスバス及び複数のデータラインより構
成されるデータバスを介して接続され、前記メモリの制
御を行なうメモリ制御装置との間の状態検査を行なう状
態検査方法において、複数の前記アドレスラインの電圧
レベルを全て“Ｌ”レベル、あるいは、複数の前記アド
レスラインのうちいずれか一のアドレスラインの電圧レ
ベルを順次“Ｈ”レベルとして検査用アドレス指定を行
なう検査用アドレス指定工程と、前記データラインの電
圧レベルを全て“Ｌ”レベル、あるいは、前記データラ
インのうちいずれか一のデータラインの電圧レベルを順
次“Ｈ”レベルとする検査用データ書込工程と、前記検
査用データ書込工程における書込終了毎に、前記データ
ラインを介して前記メモリに記憶されている検査用デー
タを読出検査用データとして読出を行なう検査用データ
読出工程と、読出検査用データと、前記検査用データ書
込手段により書込んだ検査用データと、を比較すること
に前記アドレスライン及び前記データラインが正常に配
線されているか否かを判別する判別工程と、を備えて構
成する。
は請求項２記載の発明の作用に加えて、前記検査用デー
タ書込手段は、複数のデータラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とする。請求項４記載の発明は、ランダムアクセス
可能で各種データの記憶を行なう複数のメモリセルを有
するメモリと、前記メモリと複数のアドレスラインより
構成されるアドレスバス及び複数のデータラインより構
成されるデータバスを介して接続され、前記メモリの制
御を行なうメモリ制御装置との間の状態検査を行なう状
態検査方法において、複数の前記アドレスラインの電圧
レベルを全て“Ｌ”レベル、あるいは、複数の前記アド
レスラインのうちいずれか一のアドレスラインの電圧レ
ベルを順次“Ｈ”レベルとして検査用アドレス指定を行
なう検査用アドレス指定工程と、前記データラインの電
圧レベルを全て“Ｌ”レベル、あるいは、前記データラ
インのうちいずれか一のデータラインの電圧レベルを順
次“Ｈ”レベルとする検査用データ書込工程と、前記検
査用データ書込工程における書込終了毎に、前記データ
ラインを介して前記メモリに記憶されている検査用デー
タを読出検査用データとして読出を行なう検査用データ
読出工程と、読出検査用データと、前記検査用データ書
込手段により書込んだ検査用データと、を比較すること
に前記アドレスライン及び前記データラインが正常に配
線されているか否かを判別する判別工程と、を備えて構
成する。
【００１２】請求項４記載の発明によれば、検査用アド
レス指定工程は、複数の前記アドレスラインの電圧レベ
ルを全て“Ｌ”レベル、あるいは、複数の前記アドレス
ラインのうちいずれか一のアドレスラインの電圧レベル
を順次“Ｈ”レベルとして検査用アドレス指定を行な
う。
レス指定工程は、複数の前記アドレスラインの電圧レベ
ルを全て“Ｌ”レベル、あるいは、複数の前記アドレス
ラインのうちいずれか一のアドレスラインの電圧レベル
を順次“Ｈ”レベルとして検査用アドレス指定を行な
う。
【００１３】一方、検査用データ書込工程は、前記デー
タラインの電圧レベルを全て“Ｌ”レベル、あるいは、
前記データラインのうちいずれか一のデータラインの電
圧レベルを順次“Ｈ”レベルとする。検査用データ読出
工程は、検査用データ書込工程における書込終了毎に、
前記データラインを介して前記メモリに記憶されている
検査用データを読出検査用データとして読出を行なう。
タラインの電圧レベルを全て“Ｌ”レベル、あるいは、
前記データラインのうちいずれか一のデータラインの電
圧レベルを順次“Ｈ”レベルとする。検査用データ読出
工程は、検査用データ書込工程における書込終了毎に、
前記データラインを介して前記メモリに記憶されている
検査用データを読出検査用データとして読出を行なう。
【００１４】これらにより判別工程は、読出検査用デー
タと、検査用データ書込手段により書込んだ検査用デー
タと、を比較することによりアドレスライン及びデータ
ラインが正常に配線されているか否かを判別する。請求
項５記載の発明は、請求項４記載の発明において、前記
検査用アドレス指定工程は、複数の前記アドレスライン
の電圧レベルを全て“Ｈ”レベルとするように構成す
る。
タと、検査用データ書込手段により書込んだ検査用デー
タと、を比較することによりアドレスライン及びデータ
ラインが正常に配線されているか否かを判別する。請求
項５記載の発明は、請求項４記載の発明において、前記
検査用アドレス指定工程は、複数の前記アドレスライン
の電圧レベルを全て“Ｈ”レベルとするように構成す
る。
【００１５】請求項５記載の発明によれば、請求項４記
載の発明の作用に加えて、検査用アドレス指定工程は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とす
る。請求項６記載の発明は、請求項４又は請求項５記載
の状態検査方法において、前記検査用データ書込工程
は、複数の前記データラインの電圧レベルを全て“Ｈ”
レベルとするように構成する。
載の発明の作用に加えて、検査用アドレス指定工程は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とす
る。請求項６記載の発明は、請求項４又は請求項５記載
の状態検査方法において、前記検査用データ書込工程
は、複数の前記データラインの電圧レベルを全て“Ｈ”
レベルとするように構成する。
【００１６】請求項６記載の発明によれば、請求項４又
は請求項５記載の発明の作用に加えて、検査用データ書
込工程は、複数の前記データラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とする。
は請求項５記載の発明の作用に加えて、検査用データ書
込工程は、複数の前記データラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とする。
【００１７】
【発明の実施の形態】次に図面を参照して本発明の好適
な実施形態を説明する。第１実施形態 図１に組込型機器の主要部の概要構成ブロック図を示
す。
な実施形態を説明する。第１実施形態 図１に組込型機器の主要部の概要構成ブロック図を示
す。
【００１８】組込型機器１は、組込型機器１全体を制御
するＣＰＵ２と、ＣＰＵ２と同一基板上に配置されＣＰ
Ｕ２の制御下で各種データを記憶するＲＡＭ３と、を備
えて構成されている。ＣＰＵ２とＲＡＭ３との間には、
ＣＰＵ２−ＲＡＭ３との間でデータのやり取りを行なう
データバス４と、ＣＰＵ２がＲＡＭ３内の図示しないメ
モリセルを指定するためのアドレスデータを送信するた
めのアドレスバス５と、ＣＰＵ２がＲＡＭ３に対しデー
タの読出／書込を指示するための読出／書込（Ｒ／Ｗ）
ライン６と、ＣＰＵ２がＲＡＭ３に対し、データの読み
出しあるいは書込みのためのタイミング制御を行なうた
めのクロック信号であるチップイネーブル信号を出力す
るチップイネーブル（ＣＥ）ライン７がチップイネーブ
ル端子間に設けられている。
するＣＰＵ２と、ＣＰＵ２と同一基板上に配置されＣＰ
Ｕ２の制御下で各種データを記憶するＲＡＭ３と、を備
えて構成されている。ＣＰＵ２とＲＡＭ３との間には、
ＣＰＵ２−ＲＡＭ３との間でデータのやり取りを行なう
データバス４と、ＣＰＵ２がＲＡＭ３内の図示しないメ
モリセルを指定するためのアドレスデータを送信するた
めのアドレスバス５と、ＣＰＵ２がＲＡＭ３に対しデー
タの読出／書込を指示するための読出／書込（Ｒ／Ｗ）
ライン６と、ＣＰＵ２がＲＡＭ３に対し、データの読み
出しあるいは書込みのためのタイミング制御を行なうた
めのクロック信号であるチップイネーブル信号を出力す
るチップイネーブル（ＣＥ）ライン７がチップイネーブ
ル端子間に設けられている。
【００１９】データバス４は、８ビットのデータを伝送
するための８本のデータラインＤ0〜Ｄ7 を備えて構成
されている。アドレスバス５は、１７ビットのアドレス
データ（１２８ｋＢ相当）を伝送するためのアドレスラ
インＡ0 〜Ａ16を備えて構成されている。
するための８本のデータラインＤ0〜Ｄ7 を備えて構成
されている。アドレスバス５は、１７ビットのアドレス
データ（１２８ｋＢ相当）を伝送するためのアドレスラ
インＡ0 〜Ａ16を備えて構成されている。
【００２０】次に図２の動作処理フローチャートを参照
して配線チェック処理について説明する。まず、ＣＰＵ
２は、データバス４を構成するデータラインＤ0 〜Ｄ7
のうちいずれか一のデータラインを特定するためのデー
タラインＩＤデータＤＸ＝−１とし、アドレスバス５を
構成するアドレスラインＡ0 〜Ａ16のうちいずれか一の
アドレスラインを特定するためのアドレスラインＩＤデ
ータＡＸ＝−１とする（ステップＳ１）。この場合にお
いて、データラインＩＤデータＤＸ＝Ｘ（Ｘ；−１、
０、１、……、７）はデータラインＤX を表すものと
し、Ｘ＝−１の場合は、ダミーデータであり対応するデ
ータラインは存在しない。同様にアドレスラインＩＤデ
ータＡＸ＝Ｙ（Ｙ；−１、０、１、……、１６）はアド
レスラインＡY を表すものとし、Ｙ＝−１の場合は、ダ
ミーデータであり対応するアドレスラインは存在しな
い。
して配線チェック処理について説明する。まず、ＣＰＵ
２は、データバス４を構成するデータラインＤ0 〜Ｄ7
のうちいずれか一のデータラインを特定するためのデー
タラインＩＤデータＤＸ＝−１とし、アドレスバス５を
構成するアドレスラインＡ0 〜Ａ16のうちいずれか一の
アドレスラインを特定するためのアドレスラインＩＤデ
ータＡＸ＝−１とする（ステップＳ１）。この場合にお
いて、データラインＩＤデータＤＸ＝Ｘ（Ｘ；−１、
０、１、……、７）はデータラインＤX を表すものと
し、Ｘ＝−１の場合は、ダミーデータであり対応するデ
ータラインは存在しない。同様にアドレスラインＩＤデ
ータＡＸ＝Ｙ（Ｙ；−１、０、１、……、１６）はアド
レスラインＡY を表すものとし、Ｙ＝−１の場合は、ダ
ミーデータであり対応するアドレスラインは存在しな
い。
【００２１】次にＣＰＵ２は、チップイネーブル端子よ
り出力しているチップイネーブル信号（クロック信号）
に対応する所定の書込サイクルにおいて、検査用アドレ
ス指定手段として機能し、アドレスセット処理を行な
い、全てのアドレスラインＡ0〜Ａ16の電圧レベルを
“Ｌ”レベルとする（ステップＳ２）。
り出力しているチップイネーブル信号（クロック信号）
に対応する所定の書込サイクルにおいて、検査用アドレ
ス指定手段として機能し、アドレスセット処理を行な
い、全てのアドレスラインＡ0〜Ａ16の電圧レベルを
“Ｌ”レベルとする（ステップＳ２）。
【００２２】さらにＣＰＵ２は、検査用データ書込手段
として機能し、データセット処理を行ない、全てのデー
タラインＤ0 〜Ｄ7 の電圧レベルを“Ｌ”レベルとする
（ステップＳ３）。そして、読出／書込制御端子（Ｒ／
Ｗ端子）を書込側の信号レベルとすることにより、ＲＡ
Ｍ３のアドレス＝“０００００Ｈ”（Ｈは１６進数を表
す。）のメモリセルに検査用データとして“００Ｈ”の
データが書込まれることとなる（ステップＳ４）。
として機能し、データセット処理を行ない、全てのデー
タラインＤ0 〜Ｄ7 の電圧レベルを“Ｌ”レベルとする
（ステップＳ３）。そして、読出／書込制御端子（Ｒ／
Ｗ端子）を書込側の信号レベルとすることにより、ＲＡ
Ｍ３のアドレス＝“０００００Ｈ”（Ｈは１６進数を表
す。）のメモリセルに検査用データとして“００Ｈ”の
データが書込まれることとなる（ステップＳ４）。
【００２３】次にＣＰＵ２は、上記書込サイクルに連続
する所定の読出サイクルにおいて、読出／書込制御端子
（Ｒ／Ｗ端子）を読出側の信号レベルとすることによ
り、ＲＡＭ３のアドレス＝“０００００Ｈ”のメモリセ
ルからデータを読み出す（ステップＳ５）。
する所定の読出サイクルにおいて、読出／書込制御端子
（Ｒ／Ｗ端子）を読出側の信号レベルとすることによ
り、ＲＡＭ３のアドレス＝“０００００Ｈ”のメモリセ
ルからデータを読み出す（ステップＳ５）。
【００２４】つづいてＣＰＵ２は、ＲＡＭ３のアドレス
＝“０００００Ｈ”のメモリセルに書込んだはずの検査
用データ＝“００Ｈ”と、ステップＳ５の処理により読
み込んだ実際のデータとを比較し、等しいか否かを判別
する（ステップＳ６）。ステップＳ６の判別において、
検査用データと読み出したデータが等しくない場合には
（ステップＳ６；Ｎｏ）、ＣＰＵ２は、配線不良（結線
不良）とみなして当該基板をリジェクトさせるためのリ
ジェクト信号を外部に出力する等の診断ＮＧ処理を行な
って処理を終了する（ステップＳ１６）。この場合にお
いて、データが等しくないことにより配線不良とみなせ
るのは、もし配線不良が生じている場合には、対応する
配線はフローティング状態となり、正常なデータを読み
出すことができないはずだからである。
＝“０００００Ｈ”のメモリセルに書込んだはずの検査
用データ＝“００Ｈ”と、ステップＳ５の処理により読
み込んだ実際のデータとを比較し、等しいか否かを判別
する（ステップＳ６）。ステップＳ６の判別において、
検査用データと読み出したデータが等しくない場合には
（ステップＳ６；Ｎｏ）、ＣＰＵ２は、配線不良（結線
不良）とみなして当該基板をリジェクトさせるためのリ
ジェクト信号を外部に出力する等の診断ＮＧ処理を行な
って処理を終了する（ステップＳ１６）。この場合にお
いて、データが等しくないことにより配線不良とみなせ
るのは、もし配線不良が生じている場合には、対応する
配線はフローティング状態となり、正常なデータを読み
出すことができないはずだからである。
【００２５】ステップＳ６の判別において、検査用デー
タと読み出したデータが等しい場合には（ステップＳ
６；Ｙｅｓ）、データラインＩＤデータＤＸ＝−１のデ
ータラインであるダミーデータライン（実在せず）を
“Ｌ”レベルとし（ステップＳ７）、データラインＩＤ
データＤＸに１を加算して（ステップＳ８）、データラ
インＩＤデータＤＸ＝０とし、データラインＩＤデータ
ＤＸ＝８か否か、すなわち、同一アドレスにおけるデー
タラインの配線検査を終了したか否かを判別する（ステ
ップＳ９）。
タと読み出したデータが等しい場合には（ステップＳ
６；Ｙｅｓ）、データラインＩＤデータＤＸ＝−１のデ
ータラインであるダミーデータライン（実在せず）を
“Ｌ”レベルとし（ステップＳ７）、データラインＩＤ
データＤＸに１を加算して（ステップＳ８）、データラ
インＩＤデータＤＸ＝０とし、データラインＩＤデータ
ＤＸ＝８か否か、すなわち、同一アドレスにおけるデー
タラインの配線検査を終了したか否かを判別する（ステ
ップＳ９）。
【００２６】ステップＳ９の判別においてデータライン
ＩＤデータＤＸ＜８の場合には（ステップＳ９；Ｎ
ｏ）、データラインＩＤデータＤＸに対応するデータラ
イン、この場合においては、データラインＤ0 のみを
“Ｈ”レベルとし（ステップＳ１０）、処理を再びステ
ップＳ４に移行する。
ＩＤデータＤＸ＜８の場合には（ステップＳ９；Ｎ
ｏ）、データラインＩＤデータＤＸに対応するデータラ
イン、この場合においては、データラインＤ0 のみを
“Ｈ”レベルとし（ステップＳ１０）、処理を再びステ
ップＳ４に移行する。
【００２７】これによりＣＰＵ２は、再び検査用データ
書込手段として機能し、読出／書込制御端子（Ｒ／Ｗ端
子）を書込側の信号レベルとすることにより、ＲＡＭ３
のアドレス＝“０００００Ｈ”のメモリセルに検査用デ
ータとして“０１Ｈ”のデータが書込まれることとなる
（ステップＳ４）。
書込手段として機能し、読出／書込制御端子（Ｒ／Ｗ端
子）を書込側の信号レベルとすることにより、ＲＡＭ３
のアドレス＝“０００００Ｈ”のメモリセルに検査用デ
ータとして“０１Ｈ”のデータが書込まれることとなる
（ステップＳ４）。
【００２８】次にＣＰＵ２は、上記書込サイクルに連続
する所定の読出サイクルにおいて、読出／書込制御端子
（Ｒ／Ｗ端子）を読出側の信号レベルとすることによ
り、ＲＡＭ３のアドレス＝“０００００Ｈ”のメモリセ
ルからデータを読み出す（ステップＳ５）。
する所定の読出サイクルにおいて、読出／書込制御端子
（Ｒ／Ｗ端子）を読出側の信号レベルとすることによ
り、ＲＡＭ３のアドレス＝“０００００Ｈ”のメモリセ
ルからデータを読み出す（ステップＳ５）。
【００２９】つづいてＣＰＵ２は、ＲＡＭ３のアドレス
＝“０００００Ｈ”のメモリセルに書込んだはずの検査
用データ＝“０１Ｈ”と、ステップＳ５の処理により読
み込んだ実際のデータとを比較し、等しいか否かを判別
する（ステップＳ６）。ステップＳ６の判別において、
検査用データと読み出したデータが等しくない場合には
（ステップＳ６；Ｎｏ）、ＣＰＵ２は、配線不良（結線
不良）とみなして当該基板をリジェクトさせるためのリ
ジェクト信号を外部に出力する等の診断ＮＧ処理を行な
って処理を終了する（ステップＳ１６）。
＝“０００００Ｈ”のメモリセルに書込んだはずの検査
用データ＝“０１Ｈ”と、ステップＳ５の処理により読
み込んだ実際のデータとを比較し、等しいか否かを判別
する（ステップＳ６）。ステップＳ６の判別において、
検査用データと読み出したデータが等しくない場合には
（ステップＳ６；Ｎｏ）、ＣＰＵ２は、配線不良（結線
不良）とみなして当該基板をリジェクトさせるためのリ
ジェクト信号を外部に出力する等の診断ＮＧ処理を行な
って処理を終了する（ステップＳ１６）。
【００３０】ステップＳ６の判別において、検査用デー
タと読み出したデータが等しい場合には（ステップＳ
６；Ｙｅｓ）、データラインＩＤデータＤＸ＝０のデー
タラインＤ0 を“Ｌ”レベルとする（ステップＳ７）。
そして、データラインＩＤデータＤＸに１を加算して
（ステップＳ８）、データラインＩＤデータＤＸ＝１と
し、データラインＩＤデータＤＸ＝８か否か、すなわ
ち、同一アドレスにおけるデータラインの配線検査を終
了したか否かを判別する（ステップＳ９）こととなる。
タと読み出したデータが等しい場合には（ステップＳ
６；Ｙｅｓ）、データラインＩＤデータＤＸ＝０のデー
タラインＤ0 を“Ｌ”レベルとする（ステップＳ７）。
そして、データラインＩＤデータＤＸに１を加算して
（ステップＳ８）、データラインＩＤデータＤＸ＝１と
し、データラインＩＤデータＤＸ＝８か否か、すなわ
ち、同一アドレスにおけるデータラインの配線検査を終
了したか否かを判別する（ステップＳ９）こととなる。
【００３１】しかしながら、この場合においても配線検
査は終了していないので、データラインＩＤデータＤＸ
に対応するデータライン、すなわち、データラインＤ1
のみを“Ｈ”レベルとし（ステップＳ１０）、処理を再
びステップＳ４に移行することとなる。
査は終了していないので、データラインＩＤデータＤＸ
に対応するデータライン、すなわち、データラインＤ1
のみを“Ｈ”レベルとし（ステップＳ１０）、処理を再
びステップＳ４に移行することとなる。
【００３２】以下、同様にして、図３に示すように、デ
ータが“０２Ｈ”→“０４Ｈ”→“０８Ｈ”→“１０
Ｈ”→“２０Ｈ”→“４０Ｈ”→“８０Ｈ”の順番でア
ドレス＝“０００００Ｈ”のメモリセルに書込まれて
は、読み出され、ＲＡＭ３のアドレス＝“０００００
Ｈ”のメモリセルに書込んだはずの検査用データと、ス
テップＳ５の処理により読み込んだ実際のデータとを比
較し、等しいか否かを判別し（ステップＳ６）、検査用
データと読み出したデータが等しくない場合には（ステ
ップＳ６；Ｎｏ）、ＣＰＵ２は、配線不良（結線不良）
とみなして当該基板をリジェクトさせるためのリジェク
ト信号を外部に出力する等の診断ＮＧ処理を行なって処
理を終了する（ステップＳ１６）こととなる。
ータが“０２Ｈ”→“０４Ｈ”→“０８Ｈ”→“１０
Ｈ”→“２０Ｈ”→“４０Ｈ”→“８０Ｈ”の順番でア
ドレス＝“０００００Ｈ”のメモリセルに書込まれて
は、読み出され、ＲＡＭ３のアドレス＝“０００００
Ｈ”のメモリセルに書込んだはずの検査用データと、ス
テップＳ５の処理により読み込んだ実際のデータとを比
較し、等しいか否かを判別し（ステップＳ６）、検査用
データと読み出したデータが等しくない場合には（ステ
ップＳ６；Ｎｏ）、ＣＰＵ２は、配線不良（結線不良）
とみなして当該基板をリジェクトさせるためのリジェク
ト信号を外部に出力する等の診断ＮＧ処理を行なって処
理を終了する（ステップＳ１６）こととなる。
【００３３】そして、データラインＩＤデータＤＸ＝８
となるので（ステップＳ９；Ｙｅｓ）、処理をステップ
Ｓ１１に移行し、再びデータラインＩＤデータＤＸ＝−
１とする。そしてＣＰＵ２は、アドレスラインＩＤデー
タＡＸ＝−１のアドレスラインであるダミーアドレスラ
イン（実在せず）を“Ｌ”レベルとし（ステップＳ１
２）、アドレスラインＩＤデータＡＸに１を加算して
（ステップＳ１３）、アドレスラインＩＤデータＡＸ＝
０とし、アドレスラインＩＤデータＡＸ＝１７か否か、
すなわち、当該ＲＡＭのアドレスライン及びデータライ
ンの配線検査を終了したか否かを判別する（ステップＳ
１４）。
となるので（ステップＳ９；Ｙｅｓ）、処理をステップ
Ｓ１１に移行し、再びデータラインＩＤデータＤＸ＝−
１とする。そしてＣＰＵ２は、アドレスラインＩＤデー
タＡＸ＝−１のアドレスラインであるダミーアドレスラ
イン（実在せず）を“Ｌ”レベルとし（ステップＳ１
２）、アドレスラインＩＤデータＡＸに１を加算して
（ステップＳ１３）、アドレスラインＩＤデータＡＸ＝
０とし、アドレスラインＩＤデータＡＸ＝１７か否か、
すなわち、当該ＲＡＭのアドレスライン及びデータライ
ンの配線検査を終了したか否かを判別する（ステップＳ
１４）。
【００３４】ステップＳ１４の判別において、アドレス
ラインＩＤデータＡＸ＝１７の場合には、全ての配線検
査処理が正常に終了しているので、ＣＰＵ２は、配線良
好（結線良好）とみなして当該基板を良品として取扱わ
せるための良品信号を外部に出力する等の診断ＯＫ処理
を行なって処理を終了する（ステップＳ１７）。
ラインＩＤデータＡＸ＝１７の場合には、全ての配線検
査処理が正常に終了しているので、ＣＰＵ２は、配線良
好（結線良好）とみなして当該基板を良品として取扱わ
せるための良品信号を外部に出力する等の診断ＯＫ処理
を行なって処理を終了する（ステップＳ１７）。
【００３５】ステップＳ１４の判別において、アドレス
ラインＩＤデータＡＸ＜１７の場合には（ステップＳ１
４；Ｎｏ）、アドレスラインＩＤデータＡＸに対応する
アドレスライン、この場合においては、アドレスライン
Ａ0 のみを“Ｈ”レベルとし（ステップＳ１０）、処理
を再びステップＳ３に移行する。
ラインＩＤデータＡＸ＜１７の場合には（ステップＳ１
４；Ｎｏ）、アドレスラインＩＤデータＡＸに対応する
アドレスライン、この場合においては、アドレスライン
Ａ0 のみを“Ｈ”レベルとし（ステップＳ１０）、処理
を再びステップＳ３に移行する。
【００３６】これにより同様にしてアドレス＝“０００
０１Ｈ”のメモリセルに対するステップＳ３の処理及び
最大９回のステップＳ４〜Ｓ１０の処理が行なわれるこ
ととなる。以下、同様にして、アドレス＝“００００２
Ｈ”→“００００４Ｈ”→“００００８Ｈ”→……→
“０４０００Ｈ”→“０８０００Ｈ”→“１００００
Ｈ”の順番でメモリセルを変更し、その全てに対してデ
ータ“００Ｈ”→“０１Ｈ”→“０２Ｈ”→……“２０
Ｈ”→“４０Ｈ”→“８０Ｈ”を順次書込し、読み出す
ので確実に配線検査を行なうことができる。
０１Ｈ”のメモリセルに対するステップＳ３の処理及び
最大９回のステップＳ４〜Ｓ１０の処理が行なわれるこ
ととなる。以下、同様にして、アドレス＝“００００２
Ｈ”→“００００４Ｈ”→“００００８Ｈ”→……→
“０４０００Ｈ”→“０８０００Ｈ”→“１００００
Ｈ”の順番でメモリセルを変更し、その全てに対してデ
ータ“００Ｈ”→“０１Ｈ”→“０２Ｈ”→……“２０
Ｈ”→“４０Ｈ”→“８０Ｈ”を順次書込し、読み出す
ので確実に配線検査を行なうことができる。
【００３７】この場合において、１アドレスライン−１
データのチェック時間（１検査工程当たりのチェック時
間）を５０μｓｅｃであるとすると、アドレス指定の種
類は１８通り、データの種類は９通りであるので、検査
の全工程数は、 全工程数＝１８×９ となり、全検査時間は、 全検査時間＝５０［μｓｅｃ］×１８×９ ＝８．１［ｍｓｅｃ］ となる。
データのチェック時間（１検査工程当たりのチェック時
間）を５０μｓｅｃであるとすると、アドレス指定の種
類は１８通り、データの種類は９通りであるので、検査
の全工程数は、 全工程数＝１８×９ となり、全検査時間は、 全検査時間＝５０［μｓｅｃ］×１８×９ ＝８．１［ｍｓｅｃ］ となる。
【００３８】従って、実装状態において短時間で確実に
ＣＰＵ２−ＲＡＭ３間の配線検査を行なうことができ
る。第２実施形態 上記第１実施形態においては、アドレスバスを構成する
いずれか一のアドレスラインが“Ｈ”レベル若しくは全
てのアドレスラインが“Ｌ”レベルの場合、かつ、デー
タバスを構成するいずれか一のデータラインが“Ｈ”レ
ベル若しくは全てのデータラインが“Ｌ”レベルの場合
について試験を行なっていたが、この場合においては、
最大で一のアドレスライン及び一のデータラインの双方
が“Ｈ”レベルとなるだけであり、同時に複数のアドレ
スラインあるいはデータラインが“Ｈ”レベルとなるこ
とにより発生する原因（例えば、電源電圧降下）による
不良を検査することはできない。
ＣＰＵ２−ＲＡＭ３間の配線検査を行なうことができ
る。第２実施形態 上記第１実施形態においては、アドレスバスを構成する
いずれか一のアドレスラインが“Ｈ”レベル若しくは全
てのアドレスラインが“Ｌ”レベルの場合、かつ、デー
タバスを構成するいずれか一のデータラインが“Ｈ”レ
ベル若しくは全てのデータラインが“Ｌ”レベルの場合
について試験を行なっていたが、この場合においては、
最大で一のアドレスライン及び一のデータラインの双方
が“Ｈ”レベルとなるだけであり、同時に複数のアドレ
スラインあるいはデータラインが“Ｈ”レベルとなるこ
とにより発生する原因（例えば、電源電圧降下）による
不良を検査することはできない。
【００３９】そこで、本実施形態においては、第１実施
形態の検査項目に加えて、以下の検査項目を追加して検
査を行なうようにしている。検査項目としては、 １） アドレス＝“１ＦＦＦＦＨ”、かつ、データ＝
“００Ｈ” ２） アドレス＝“０００００Ｈ”、かつ、データ＝
“ＦＦＨ” ３） アドレス＝“１ＦＦＦＦＨ”、かつ、データ＝
“ＦＦＨ” の３通り場合についての検査を行なう。
形態の検査項目に加えて、以下の検査項目を追加して検
査を行なうようにしている。検査項目としては、 １） アドレス＝“１ＦＦＦＦＨ”、かつ、データ＝
“００Ｈ” ２） アドレス＝“０００００Ｈ”、かつ、データ＝
“ＦＦＨ” ３） アドレス＝“１ＦＦＦＦＨ”、かつ、データ＝
“ＦＦＨ” の３通り場合についての検査を行なう。
【００４０】この結果、１）の場合には、アドレスバス
に対応する電源系統の電源供給状態を検査することがで
き、２）の場合には、データバスに対応する電源系統の
電源供給状態を検査することができ、３）の場合には、
アドレスバス及びデータバスの双方を同時に駆動した、
すなわち、電源系統全体の電源供給状態を検査すること
ができる。
に対応する電源系統の電源供給状態を検査することがで
き、２）の場合には、データバスに対応する電源系統の
電源供給状態を検査することができ、３）の場合には、
アドレスバス及びデータバスの双方を同時に駆動した、
すなわち、電源系統全体の電源供給状態を検査すること
ができる。
【００４１】以上の説明のように、本第２実施形態によ
れば、配線検査のみならず、アドレスバス及びデータバ
スへの電源供給状態についても検査することができ、よ
り信頼性の高い装置供給を行なうことができる。
れば、配線検査のみならず、アドレスバス及びデータバ
スへの電源供給状態についても検査することができ、よ
り信頼性の高い装置供給を行なうことができる。
【００４２】
【発明の効果】請求項１記載の発明によれば、メモリ制
御装置の検査用アドレス指定手段は、複数のアドレスラ
インの電圧レベルを全て“Ｌ”レベル、あるいは、複数
の前記アドレスラインのうちいずれか一のアドレスライ
ンの電圧レベルを順次“Ｈ”レベルとして検査用アドレ
ス指定を行ない、検査用データ書込手段は、データライ
ンの電圧レベルを全て“Ｌ”レベル、あるいは、データ
ラインのうちいずれか一のデータラインの電圧レベルを
順次“Ｈ”レベルとする。
御装置の検査用アドレス指定手段は、複数のアドレスラ
インの電圧レベルを全て“Ｌ”レベル、あるいは、複数
の前記アドレスラインのうちいずれか一のアドレスライ
ンの電圧レベルを順次“Ｈ”レベルとして検査用アドレ
ス指定を行ない、検査用データ書込手段は、データライ
ンの電圧レベルを全て“Ｌ”レベル、あるいは、データ
ラインのうちいずれか一のデータラインの電圧レベルを
順次“Ｈ”レベルとする。
【００４３】検査用データ書込手段の動作と並行して、
検査用データ書込手段による書込終了毎に、データライ
ンを介してメモリに記憶されている検査用データを読出
検査用データとして読出を行ない、判別手段は、読出検
査用データと、検査用データ書込手段により書込んだ検
査用データと、を比較することによりアドレスライン及
びデータラインが正常に配線されているか否かを判別す
るので、配線不良を容易、かつ、迅速に検出することが
できる。
検査用データ書込手段による書込終了毎に、データライ
ンを介してメモリに記憶されている検査用データを読出
検査用データとして読出を行ない、判別手段は、読出検
査用データと、検査用データ書込手段により書込んだ検
査用データと、を比較することによりアドレスライン及
びデータラインが正常に配線されているか否かを判別す
るので、配線不良を容易、かつ、迅速に検出することが
できる。
【００４４】すなわち、配線不良が存在すれば、当該ラ
インがフローティング状態となることにより、読出検査
用データと検査用データ書込手段により書込んだ検査用
データとが異なるので、容易に配線不良を検出すること
ができる。さらに、その検査工程数は、 検査工程数＝（アドレスライン数＋１）×（データライ
ン数＋１） で済むので、迅速に検査が行なえる。
インがフローティング状態となることにより、読出検査
用データと検査用データ書込手段により書込んだ検査用
データとが異なるので、容易に配線不良を検出すること
ができる。さらに、その検査工程数は、 検査工程数＝（アドレスライン数＋１）×（データライ
ン数＋１） で済むので、迅速に検査が行なえる。
【００４５】請求項２記載の発明によれば、請求項１記
載の発明の作用に加えて、検査用アドレス指定手段は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とする
ので、アドレスバスの電源系統の不良（電圧異常低下
等）に伴う動作不良を容易に検出できる。
載の発明の作用に加えて、検査用アドレス指定手段は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とする
ので、アドレスバスの電源系統の不良（電圧異常低下
等）に伴う動作不良を容易に検出できる。
【００４６】請求項３記載の発明によれば、請求項１又
は請求項２記載の発明の作用に加えて、前記検査用デー
タ書込手段は、複数のデータラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とするので、データラインの電源系統の不良に伴う
動作不良を容易に検出できる。さらにアドレスライン及
びデータラインの双方の電源系統の総合的な不良に伴う
動作不良を容易に検出できる。
は請求項２記載の発明の作用に加えて、前記検査用デー
タ書込手段は、複数のデータラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とするので、データラインの電源系統の不良に伴う
動作不良を容易に検出できる。さらにアドレスライン及
びデータラインの双方の電源系統の総合的な不良に伴う
動作不良を容易に検出できる。
【００４７】請求項４記載の発明によれば、検査用アド
レス指定工程は、複数の前記アドレスラインの電圧レベ
ルを全て“Ｌ”レベル、あるいは、複数の前記アドレス
ラインのうちいずれか一のアドレスラインの電圧レベル
を順次“Ｈ”レベルとして検査用アドレス指定を行な
い、検査用データ書込工程は、前記データラインの電圧
レベルを全て“Ｌ”レベル、あるいは、前記データライ
ンのうちいずれか一のデータラインの電圧レベルを順次
“Ｈ”レベルとする。
レス指定工程は、複数の前記アドレスラインの電圧レベ
ルを全て“Ｌ”レベル、あるいは、複数の前記アドレス
ラインのうちいずれか一のアドレスラインの電圧レベル
を順次“Ｈ”レベルとして検査用アドレス指定を行な
い、検査用データ書込工程は、前記データラインの電圧
レベルを全て“Ｌ”レベル、あるいは、前記データライ
ンのうちいずれか一のデータラインの電圧レベルを順次
“Ｈ”レベルとする。
【００４８】さらに検査用データ読出工程は、検査用デ
ータ書込工程における書込終了毎に、前記データライン
を介して前記メモリに記憶されている検査用データを読
出検査用データとして読出を行ない、判別工程は、読出
検査用データと、検査用データ書込手段により書込んだ
検査用データと、を比較することによりアドレスライン
及びデータラインが正常に配線されているか否かを判別
するので、配線不良を容易、かつ、迅速に検出すること
ができる。
ータ書込工程における書込終了毎に、前記データライン
を介して前記メモリに記憶されている検査用データを読
出検査用データとして読出を行ない、判別工程は、読出
検査用データと、検査用データ書込手段により書込んだ
検査用データと、を比較することによりアドレスライン
及びデータラインが正常に配線されているか否かを判別
するので、配線不良を容易、かつ、迅速に検出すること
ができる。
【００４９】すなわち、配線不良が存在すれば、当該ラ
インがフローティング状態となることにより、読出検査
用データと検査用データ書込工程により書込んだ検査用
データとが異なるので、容易に配線不良を検出すること
ができる。さらに、その検査工程数は、 検査工程数＝（アドレスライン数＋１）×（データライ
ン数＋１） で済むので、迅速に検査を行なうことができる。
インがフローティング状態となることにより、読出検査
用データと検査用データ書込工程により書込んだ検査用
データとが異なるので、容易に配線不良を検出すること
ができる。さらに、その検査工程数は、 検査工程数＝（アドレスライン数＋１）×（データライ
ン数＋１） で済むので、迅速に検査を行なうことができる。
【００５０】請求項５記載の発明によれば、請求項４記
載の発明の作用に加えて、検査用アドレス指定工程は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とする
ので、アドレスバスの電源系統の不良（電圧異常低下
等）に伴う動作不良を容易に検出できる。
載の発明の作用に加えて、検査用アドレス指定工程は、
複数のアドレスラインの電圧レベルを全て“Ｈ”レベル
とし、アドレスラインにおける電気的負荷を最大とする
ので、アドレスバスの電源系統の不良（電圧異常低下
等）に伴う動作不良を容易に検出できる。
【００５１】請求項６記載の発明によれば、請求項４又
は請求項５記載の発明の作用に加えて、検査用データ書
込工程は、複数の前記データラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とするので、データラインの電源系統の不良に伴う
動作不良を容易に検出できる。さらにアドレスライン及
びデータラインの双方の電源系統の総合的な不良に伴う
動作不良を容易に検出できる。
は請求項５記載の発明の作用に加えて、検査用データ書
込工程は、複数の前記データラインの電圧レベルを全て
“Ｈ”レベルとし、データラインにおける電気的負荷を
最大とするので、データラインの電源系統の不良に伴う
動作不良を容易に検出できる。さらにアドレスライン及
びデータラインの双方の電源系統の総合的な不良に伴う
動作不良を容易に検出できる。
【図面の簡単な説明】
【図１】組込型機器の主要部の概要構成ブロック図であ
る。
る。
【図２】実施形態の動作処理フローチャートである。
【図３】アドレス及びデータ指定の説明図である。
１ 組込型機器 ２ ＣＰＵ ３ ＲＡＭ ４ データバス ５ アドレスバス ６ 読出／書込（Ｒ／Ｗ）ライン ７ チップイネーブル（ＣＥ）ライン Ｄ0 〜Ｄ7 データライン Ａ0 〜Ａ16 アドレスライン
Claims (6)
- 【請求項１】 ランダムアクセス可能で各種データの記
憶を行なう複数のメモリセルを有するメモリと複数のア
ドレスラインより構成されるアドレスバス及び複数のデ
ータラインより構成されるデータバスを介して接続さ
れ、前記メモリの制御を行なうメモリ制御装置におい
て、 前記メモリ制御装置は、複数の前記アドレスラインの電
圧レベルを全て“Ｌ”レベル、あるいは、複数の前記ア
ドレスラインのうちいずれか一のアドレスラインの電圧
レベルを順次“Ｈ”レベルとして検査用アドレス指定を
行なう検査用アドレス指定手段と、 前記データラインの電圧レベルを全て“Ｌ”レベル、あ
るいは、前記データラインのうちいずれか一のデータラ
インの電圧レベルを順次“Ｈ”レベルとする検査用デー
タ書込手段と、 前記検査用データ書込手段による書込終了毎に、前記デ
ータラインを介して前記メモリに記憶されている検査用
データを読出検査用データとして読出を行なう検査用デ
ータ読出手段と、 読出検査用データと、前記検査用データ書込手段により
書込んだ検査用データと、を比較することにより前記ア
ドレスライン及び前記データラインが正常に配線されて
いるか否かを判別する判別手段と、 を備えたことを特徴とするメモリ制御装置。 - 【請求項２】 請求項１記載のメモリ制御装置におい
て、 前記検査用アドレス指定手段は、複数の前記アドレスラ
インの電圧レベルを全て“Ｈ”レベルとすることを特徴
とするメモリ制御装置。 - 【請求項３】 請求項１又は請求項２記載のメモリ制御
装置において、 前記検査用データ書込手段は、複数の前記データライン
の電圧レベルを全て“Ｈ”レベルとすることを特徴とす
るメモリ制御装置。 - 【請求項４】 ランダムアクセス可能で各種データの記
憶を行なう複数のメモリセルを有するメモリと、前記メ
モリと複数のアドレスラインより構成されるアドレスバ
ス及び複数のデータラインより構成されるデータバスを
介して接続され、前記メモリの制御を行なうメモリ制御
装置との間の状態検査を行なう状態検査方法において、 複数の前記アドレスラインの電圧レベルを全て“Ｌ”レ
ベル、あるいは、複数の前記アドレスラインのうちいず
れか一のアドレスラインの電圧レベルを順次“Ｈ”レベ
ルとして検査用アドレス指定を行なう検査用アドレス指
定工程と、 前記データラインの電圧レベルを全て“Ｌ”レベル、あ
るいは、前記データラインのうちいずれか一のデータラ
インの電圧レベルを順次“Ｈ”レベルとする検査用デー
タ書込工程と、 前記検査用データ書込工程における書込終了毎に、前記
データラインを介して前記メモリに記憶されている検査
用データを読出検査用データとして読出を行なう検査用
データ読出工程と、 読出検査用データと、前記検査用データ書込手段により
書込んだ検査用データと、を比較することに前記アドレ
スライン及び前記データラインが正常に配線されている
か否かを判別する判別工程と、 を備えたことを特徴とする状態検査方法。 - 【請求項５】 請求項４記載の状態検査方法において、 前記検査用アドレス指定工程は、複数の前記アドレスラ
インの電圧レベルを全て“Ｈ”レベルとすることを特徴
とするメモリ制御装置。 - 【請求項６】 請求項４又は請求項５記載の状態検査方
法において、 前記検査用データ書込工程は、複数の前記データライン
の電圧レベルを全て“Ｈ”レベルとすることを特徴とす
る状態検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04513496A JP3506348B2 (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置及び状態検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04513496A JP3506348B2 (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置及び状態検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237230A true JPH09237230A (ja) | 1997-09-09 |
| JP3506348B2 JP3506348B2 (ja) | 2004-03-15 |
Family
ID=12710815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04513496A Expired - Fee Related JP3506348B2 (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置及び状態検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3506348B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100361092C (zh) * | 2005-06-24 | 2008-01-09 | 华为技术有限公司 | 一种芯片接口检测装置及方法 |
| JPWO2005124562A1 (ja) * | 2004-06-22 | 2008-04-17 | 三菱電機株式会社 | エレベータ電子安全装置用システム |
| JP2008210245A (ja) * | 2007-02-27 | 2008-09-11 | Denso Corp | 電子装置 |
-
1996
- 1996-03-01 JP JP04513496A patent/JP3506348B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005124562A1 (ja) * | 2004-06-22 | 2008-04-17 | 三菱電機株式会社 | エレベータ電子安全装置用システム |
| JP4618650B2 (ja) * | 2004-06-22 | 2011-01-26 | 三菱電機株式会社 | エレベータ電子安全装置用システム |
| US8140921B2 (en) | 2004-06-22 | 2012-03-20 | Mitsubishi Electric Corporation | System for elevator electronic safety device |
| CN100361092C (zh) * | 2005-06-24 | 2008-01-09 | 华为技术有限公司 | 一种芯片接口检测装置及方法 |
| JP2008210245A (ja) * | 2007-02-27 | 2008-09-11 | Denso Corp | 電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3506348B2 (ja) | 2004-03-15 |
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