CN1462451A - 具有用于嵌入式非易失性存储器的自测试器件的集成电路及相关测试方法 - Google Patents

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Abstract

对具有嵌入式的或集成的非易失存储器(3)，特别是闪速存储器、EPROM或EEPROM的集成电路IC(2)进行测试极其困难，因为批量生产、低价格和最小利润率要求在最短时间内完成通常需要昂贵的大型设备的测试。通常，对嵌入式存储器(3)的测试是制造期间的一种瓶颈。本发明描述了一种测试结构和设计以及能将对嵌入式存储器的测试时间减少到最短的相关测试方法。实质上，被集成到集成电路IC(2)上的少数几个测试装置(8，9)、利用集成电路上提供的串行端口和内置自测试的适当测试设计，将预定的规则测试码型自动写入嵌入式存储器中，并在自动增加地址的情况下将自动存储读出在该集成电路压缩，以便由其串行读出，从而实现了对嵌入式存储器的快速测试，并回避了前述的瓶颈。

Description

具有用于嵌入式非易失性存储器的 自测试器件的集成电路及相关测试方法
本发明涉及在具有嵌入式或其它集成非易失性存储器，特别是具有闪速存储器、EPROM、OTP或闪速EPROM的集成电路(IC)中，测试器件的结构和设计以及测试方法。对于在移动电话、个人数字助理以及汽车或其它导航目的的GPS应用中要用的集成电路，非易失性存储器的这种嵌入或集成常常是所希望的甚至是必需的。一个特别困难的课题是这类集成电路的测试，因为批量生产、低价格和最小利润率的需要，要求在最短时间内完成通常需要昂贵的大型设备的测试。应特别关注的是，不能让对这类嵌入式存储器的测试成为制造期间的瓶颈。
所谓内置自测试(BIST)是一个已知的方法，它们广泛用于加快嵌入式存储器，特别是SRAM、DRAM和ROM型存储器的测试。遗憾的是，象EPROM、EEPROM、OTP或闪速EPROM这样一些嵌入式非易失性存储器，由于复杂的测试流程而不能用这种全自动内置自测试进行测试。
因此，本发明的首要目的就是为这类非易失性存储器提供一种快速测试方法。
第二个目的是减少所谓测试辅助件(test overheat)，即减少只用于对集成电路上的嵌入式存储器进行测试的任何器件，这样集成电路上被这类辅助件占据的空间就可用来在集成电路上放置另一些更有用的元件，或者可以减小集成电路的尺寸。
下面，从现有技术的测试方法出发，根据实施方案并结合几个附图，对本发明及解决上述问题的途径进行阐述。附图中，
图1示出采用将存储器端口多路转接到主输入/输出(I/O)的闪速存储器的现有技术测试方法；
图2说明利用图1所示测试方法的存储器读操作；
图3示出根据本发明给出的新测试方法；
图4示出本发明要用到的码型检验器；以及
图5说明利用本发明的测试方法的存储器读操作。
首先示出并说明对嵌入式存储器进行测试的常规或现有方法。这些现有方法是技术中常见的做法，且为本领域技术人员所熟知。
如图1所示，在正常工作模式下，与系统控制器(SC)1相连的嵌入式存储器3通常起着供随后使用的代码存储器的作用。
在测试模式下，如图1所示，嵌入式非易失性存储器3与集成电路芯片2的其余部分隔离。存储器3的所有输入和输出即数据总线、地址总线、控制线由多路转接器4、4’、4”转接到集成电路2的主输入/输出引脚5和5’上。转接由专用测试控制单元6进行控制。因此，对存储器3的全存取得到保证，仿佛对一个独立存储器进行测试。
这种常规方法有以下几个缺点：
-这种测试模式需要大型电路辅助件(circuit overhead)。所有闪速信号都应由多路转接器4、4’、4”转接到主输入/输出5和5’上。这个问题在闪速信号具有宽的数据总线，例如，若数据总线为32位宽或64位宽时将变得尤为严重。
-不可能将所有闪速端口转接到主输入/输出5和5’上，特别是在宽数据总线的情况下更是这样。原因是闪速端口数可能超过主输入/输出数。
-另一个缺点是，这种测试接口为非标准接口。依据可利用的输入/输出引脚数以及数据总线和地址总线的宽度，必须设计专门的测试接口。
-这种测试方法的最大弊端是缓慢的存取协议，从而导致更长一些测试时间，如下面将要指出的那样。
图2示出用于这种现有测试方法的读访问协议。在新地址A2加到地址总线之后，存储器上便开始读操作。在这个例子中，假定读访问时间t1＝200ns。在这个访问时间t1之后，输出数据有效，即可以在芯片上提供。下一步应驱动芯片的对应输出引脚。假定测试仪的容性负载是100pF，输出引脚上的驱动电流是1mA以及逻辑高电平是2V。这些假定形成t2＝200ns的附加延迟，直到输出数据在输入/输出引脚上成为可以利用且稳定的数据。因此，一个单一存储位置的访问需时间t1+t2＝400ns。例如，采用一个128K字的存储器时，读出整个存储器的总时间为128K*(t1+t2)＝52ms。在大多数情况下，这简直是不能接受的。
根据本发明的新方法能大大缩短这个时间。在下文中，将结合本发明的实施方案说明这个新方法。
图3示出新测试方法的方块图。与图1所示常规方法相对比，嵌入式存储器不再用并行协议，而是用串行协议访问。为此，标准JTAG7端口用作串行接口。JTAG代表IEEE标准1149.1中规定的Joint TestAction Group(联合测试行动组)。
嵌入式存储器3受到称之为“闪速壳(flash shell)”的构件10的控制。这个闪速壳10包含有每次读操作之后自动使地址增加的地址增量计数器8。读操作由输入端的对应命令TDI中的串行移位起动，TDI代表上述IEEE标准中规定的JTAG7的测试数据输入。
存储器的输出数据被传送至称为“码型校验器(patternchecker)”的方块9。该校验器将嵌入式存储器3的输出数据与预期数据作比较。下面将说明这种预期数据的来源。
图4更详细地示出码型校验器9，该校验器根据加到嵌入式存储器3上的地址和随后写入继而将被识别的码型得出预期的响应，亦即上述的预期数据。如下面所述，待校验的码型可在图4中标为“码型”的2位宽的输入上加以设置。
嵌入式存储器测试采用以下四种可选择的规则码型：
-棋盘格码型，
-逆棋盘格码型，
-全位编程码型，例如全“1”码型，以及
-全位擦除码型，例如全“0”码型。
作为实例，下面是对完整测试过程的描述：
-开始测试时，第一步是将存储器3完全擦除。这意味着所有存储位置都包含“1”。然后，经历一个校验周期，在此期间，每个存储位置上由地址增量计数器8自动进位的位置地址由码型校验器9针对其内容进行校验。依据位置的内容，每个位置校验在码型校验器9的输出端产生一个输出信号err。后者即刻检查经其输入端“码型”从JTAG7来的特定全位编程码型。
-第二步是将棋盘格码型写入存储器3。这再次随之以经由码型校验器9的校验周期，码型校验器9已接收来自JTAG7的适当指示，即检查存储器中的棋盘格码型。
-第三步是擦除所有的位，即擦除存储位置。这一次无需检查存储器3的内容，因为这种特殊检查已在第一步完成。
-第四步是将逆棋盘格码型编程到存储器3中，随后是完成经由码型检验器9的由JTAG7适当预置的另一次测试周期。
-第五步即最后一步是再一次将棋盘格码型写入存储器3。与还在存储器中的逆棋盘格码型相结合，这便形成在存储位置中的全位擦除码型，即全“0”码型。这仍然由经JTAG7适当预置的码型检验器9进行检查。
换句话说，具有图4所示128位宽度的任何原始数据字均被压缩成图4中标为err的只有一位的差错位，它将指出对特定存储位置的检查是否成功。如果存储器3的输出字与JTAG预置的期望值、即与写入存储器3中的四个上述码型中选定的码型一致，则码型校验器9的输出信号err＝0。否则，在不一致的情况下，该输出信号为err＝1。这个输出信号值或错误标记经JTAG7传送至它的输出引脚TDO，TDO代表上述IEEE标准中规定的JTAG7的测试数据输出。
根据本发明的这种新方法具有下列优点：
-只有少量为嵌入式存储器所必需的附加电路辅助件，即仅仅有地址增量计数器8和码型校验器9。
-JTAG端口是适于重复使用的标准测试接口。
-嵌入式存储器可以用尽可能高的速度读出，从而大大缩短测试时间。较快的协议主要是靠两个因素来实现，即数据压缩(在码型校验器9中)和对差错位的某种流水线式传送，如下面参照图5所做的说明。
图5示出在测试码型(四个码型之一)写入嵌入式存储器3之后对其读出的过程。读命令经JTAG7的端口TDI移入。经这个读命令触发，闪速壳10中的地址增量计数器8自动使嵌入存储器3中的地址增加，并启动操作。在时间t1之后(如上所述，t1是存储器访问时间)，从存储器3读出的数据可以在芯片内部利用，即是整个存储器的完整数据集。码型校验器9在其出口处将这个有128位的数据字压缩成一个差错位(或错误标记)，如果没有差错便给出err＝0，或给出表明差错的err＝1。
错误标记的值经JTAG7以流水线方式传送至输出端口TD0。这意味着数据字n的错误标记在下一个读周期期间被输出，即数据字n+1的读出。换句话说，包含字n的差错位的输出端口完全与对嵌入式存储器3的字n+1的读访问同时被驱动。为了实现这种并行读出，将字n的差错位锁存起来或使之处在中间存储器内。结果是对差错位的某类流水线式传送。这是本发明优于现有技术的决定性因素之一。
因此，读出频率可以像存储器访问时间t1或对输出引脚充电的时间t2一样高。当然，这些值不一定要求一样，而只是针对本例所选择的典型值。在后一种情况下，读一个数据字需要的时间为t1＝200ns。因此，读128K的整个存储内容需时间128K*t1＝26.2ms。这大约是常规测试时间的一半。如前所述，常规方法需要52ms的测试时间。
通常，t2(即对集成电路输出引脚充电的时间)限制了读操作。如上所述，为了克服这个限制，可以将错误标记锁存起来，即在中间存储器中保持短时间。尽管由于在检测出故障之前地址已经“消失”，故障不再在相配的地址位置被检测，这也能避免漏失任何故障。
注意到以上对主要是依据测试嵌入式闪速存储器实施方案的实例所做的说明，对于精通技术的人来说，将以上提示应用于具有一个或多个嵌入式非易失性存储器(例如，EPROM、OTP、闪速EPROM等)的任何集成电路设计已不成问题。特别是，本领域的技术人员在不违背本发明的要点和所附加的权利要求范围的前提下，很容易根据上述原理作出修改变化。

Claims (11)

1.集成电路(2)，至少有一个嵌入式非易失性存储器(3)，特别是闪速存储器、EPROM或EEPROM以及一个或多个用于对所述存储器进行内置自测试的集成测试器件，所述测试器件包括：
-用于将从所述存储器(3)读出的数据集与事先写入所述存储器的预定数据码型进行串行比较的装置(9)，所述比较装置在从所述存储器(3)读出的所述数据集与所述预定数据码型一样时，将产生第一输出信号；而在所述数据集与所述预定数据码型不同时，则产生第二输出信号，以及
-用于在读出所述数据集期间自动增加所述嵌入式存储器(3)中的地址的装置(8)。
2.权利要求1中要求的集成电路，其中
-配备了比较装置(9)，用来产生作为其输出信号的差错位，所述差错位表明从存储器(3)读出的数据集是否与所述预定数据码型一样，从而提供一压缩的测试结果。
3.权利要求1中要求的集成电路，其中
-配备了测试器件，用于将从多个预定数据码型中选出的一个数据码型写入存储器(3)，所述预定码型中的每个码型都具有规则结构，以便能自动写入所述存储器(3)和从中读出。
4.任一上述权利要求要求的集成电路，其中
-比较装置(9)的输出信号馈至所述集成电路(2)的串行输出端口。
5.任一上述权利要求要求的集成电路，其中
-为了在比较装置(9)的输出信号馈至所述集成电路(2)的输出端口之前暂时将其保持或锁存，提供有中间存储器。
6.用于集成电路(2)的内置自测试方法，集成电路至少有一个嵌入式非易失性存储器(3)，特别是闪速存储器、EPROM或EEPROM和一个或多个集成测试器件，该方法包含下列步骤：
-将预定的数据码型写入所述存储器(3)，
-通过自动增加所述存储器中的地址，从所述存储器(3)中读出所写的数据，
-将从所述存储器(3)中读出的所述数据与所述预定码型进行比较，
-当从所述存储器中读出的数据与所述预定码型一样时，产生第一输出信号；而当所述数据与所述预定码型不相同时，产生第二输出信号。
7.权利要求6要求的测试方法，其中，写入步骤包括从多个码型中选择预定码型，多个码型包括：
-棋盘格码型，
-逆棋盘格码型，
-全位编程码型，例如全“1”，以及
-全位擦除码型，例如全“0”。
8.权利要求7要求的测试方法包括：
-用所选择的码型填充存储器(3)，
-通过自动增加所述存储器地址对其顺序读出，
-将所述存储器的读出与写入所述存储器的所述选定码型期望值按地址进行比较，
-依据所述比较步骤的结果，产生针对每个存储位置和每个写入码型的单一输出信号。
9.权利要求6～8中任何一个要求的测试方法，其中
-比较步骤中产生的输出信号是一个差错位，且最好是单一位，用以表明是否出现差错，差错表明读出的数据与预定码型不相同，当不存在差错时，所述单一位最好是“0”；而当检测出差错时，则所述单一位最好是“1”。
10.权利要求6～9中任何一个要求的测试方法，其中
-比较步骤中产生的输出信号串行传送至集成电路(2)的输出端(7)，以及
-最好是保持在中间存储器内，以提供从存储器(3)加速的读出。
11.权利要求10要求的测试方法，其中
-从存储器(3)的加速读出受在读出后续数据字n+1期间输出数据字n的差错位的影响，因此，对包含字n差错位的输出端口的驱动是与嵌入式存储器(3)中对字n+1的读访问同时进行的。具有用于嵌入式非易失性存储器的自测试器件的集成电路及相关测试方法。
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