JPH1144740A - 併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板 - Google Patents
併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板Info
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- JPH1144740A JPH1144740A JP9306943A JP30694397A JPH1144740A JP H1144740 A JPH1144740 A JP H1144740A JP 9306943 A JP9306943 A JP 9306943A JP 30694397 A JP30694397 A JP 30694397A JP H1144740 A JPH1144740 A JP H1144740A
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Abstract
(57)【要約】
【課題】 部分不良素子と正常に動作する集積回路素子
を同時に検査することにある。 【解決手段】 本発明による検査基板（１００）は、集
積回路素子（７０）が正常な標準動作モードとして動作
すべきか、ＭＤＱモードとして動作すべきかを選択する
モード選択信号端子を備え、集積回路素子（７０）がＭ
ＤＱモードとして動作するときには、集積回路素子（７
０）のＤＱ端子の中で、併合データが出力される所定個
数の併合データ出力端子を検査基板（１００）のＩ／Ｏ
端子（６２）に順に連結し、集積回路素子（７０）が標
準動作モードの時は、集積回路素子のＤＱ端子を複数の
Ｉ／Ｏ端子（６２）に順に連結させる配線パターン（７
２）と、基板のソケットに実装される複数の集積回路素
子（７０）を選択的にイネーブルさせるためのスキャン
信号端子（６４ａ、６４ｂ）とを含むことを特徴とす
る。
を同時に検査することにある。 【解決手段】 本発明による検査基板（１００）は、集
積回路素子（７０）が正常な標準動作モードとして動作
すべきか、ＭＤＱモードとして動作すべきかを選択する
モード選択信号端子を備え、集積回路素子（７０）がＭ
ＤＱモードとして動作するときには、集積回路素子（７
０）のＤＱ端子の中で、併合データが出力される所定個
数の併合データ出力端子を検査基板（１００）のＩ／Ｏ
端子（６２）に順に連結し、集積回路素子（７０）が標
準動作モードの時は、集積回路素子のＤＱ端子を複数の
Ｉ／Ｏ端子（６２）に順に連結させる配線パターン（７
２）と、基板のソケットに実装される複数の集積回路素
子（７０）を選択的にイネーブルさせるためのスキャン
信号端子（６４ａ、６４ｂ）とを含むことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路素
子の検査工程に関し、より詳細には、部分不良の集積回
路素子及び正常な集積回路素子を１つの検査基板を用い
て検査することができる併合データ出力モードおよび標
準動作モードとして動作する集積回路素子を一緒に検査
することができる検査基板に関する。
子の検査工程に関し、より詳細には、部分不良の集積回
路素子及び正常な集積回路素子を１つの検査基板を用い
て検査することができる併合データ出力モードおよび標
準動作モードとして動作する集積回路素子を一緒に検査
することができる検査基板に関する。
【０００２】
【従来の技術】半導体集積回路素子、特に、集積回路素
子の検査工程は、組立工程を開始する前に、ウェーハ状
態で不良チップを探し出すためのＥＤＳ(Electrical Di
e Sorting)検査と、初期寿命不良を予め探し出すため、
集積回路素子に熱的、電気的ストレスを加圧するバーン
イン検査と、組立工程済みの集積回路素子の信頼性を検
証するためのＴ／Ｃ(Temperature Cycling)、ＰＣＴ(Pr
essure Cooker Test)のような信頼性検査と、完成され
た最終製品が設計段階で予定した機能と動作をするかを
調べるため、すべての電気的特性を検査する最終量産検
査と、最終製品を出荷する前に、消費者が望む仕様や品
質を集積回路素子が有しているかを確認する品質保証検
査とがある。
子の検査工程は、組立工程を開始する前に、ウェーハ状
態で不良チップを探し出すためのＥＤＳ(Electrical Di
e Sorting)検査と、初期寿命不良を予め探し出すため、
集積回路素子に熱的、電気的ストレスを加圧するバーン
イン検査と、組立工程済みの集積回路素子の信頼性を検
証するためのＴ／Ｃ(Temperature Cycling)、ＰＣＴ(Pr
essure Cooker Test)のような信頼性検査と、完成され
た最終製品が設計段階で予定した機能と動作をするかを
調べるため、すべての電気的特性を検査する最終量産検
査と、最終製品を出荷する前に、消費者が望む仕様や品
質を集積回路素子が有しているかを確認する品質保証検
査とがある。
【０００３】これらのうち、バーンイン検査は、高い電
界を集積回路素子に加えられた後、高温と低温で集積回
路素子が良好に動作するかを調べるため、予め定められ
た検査パターンによって集積回路素子に特定データを書
き込んだ後に、集積回路素子のデータ出力端子（以
下、”ＤＱ端子”という。）を介してデータを読出す。
データを読出して最初に書き込んだデータが正確に出力
されるかを確認して、１つの出力でも最初に書き込んだ
データと異なるデータを出力する場合には、集積回路素
子が不良として処理する。
界を集積回路素子に加えられた後、高温と低温で集積回
路素子が良好に動作するかを調べるため、予め定められ
た検査パターンによって集積回路素子に特定データを書
き込んだ後に、集積回路素子のデータ出力端子（以
下、”ＤＱ端子”という。）を介してデータを読出す。
データを読出して最初に書き込んだデータが正確に出力
されるかを確認して、１つの出力でも最初に書き込んだ
データと異なるデータを出力する場合には、集積回路素
子が不良として処理する。
【０００４】
【発明が解決しようとする課題】ところが、集積回路素
子のＤＱ端子が多い場合には、集積回路素子のＤＱ端子
に検査基板のＩ／Ｏ端子を１つ１つ連結しなければなら
ないので、Ｉ／Ｏ端子が限定された検査機を使用するバ
ーンイン検査では、検査に要する時間が長くなる。
子のＤＱ端子が多い場合には、集積回路素子のＤＱ端子
に検査基板のＩ／Ｏ端子を１つ１つ連結しなければなら
ないので、Ｉ／Ｏ端子が限定された検査機を使用するバ
ーンイン検査では、検査に要する時間が長くなる。
【０００５】このような検査時間を短縮するため導入さ
れた概念が、いわゆる併合データ出力（ＭＤＱ；Merged
DQ, 以下、”ＭＤＱ”という。）検査方式であって、
同一のデータを集積回路素子に書き込んだ後、複数のＤ
Ｑ端子を介して出力される複数の出力データを全て１つ
のＤＱ端子を介して出力する。複数の出力データの中で
他の出力データと異なる値を有するデータがある場合に
は、これを感知して集積回路素子を不良として処理す
る。
れた概念が、いわゆる併合データ出力（ＭＤＱ；Merged
DQ, 以下、”ＭＤＱ”という。）検査方式であって、
同一のデータを集積回路素子に書き込んだ後、複数のＤ
Ｑ端子を介して出力される複数の出力データを全て１つ
のＤＱ端子を介して出力する。複数の出力データの中で
他の出力データと異なる値を有するデータがある場合に
は、これを感知して集積回路素子を不良として処理す
る。
【０００６】しかるに、このようなＭＤＱ方式を使用す
ると、不良と判定された集積回路素子のどのＤＱ端子が
不良であるかを判別することができない。従って、ＭＤ
Ｑ方式は、検査時間の短縮には利点があるが、次のよう
な欠点がある。例えば、８個のＤＱ端子を有する集積回
路素子の中でＤＱ０だけが不良である場合には、この不
良集積回路素子を用いて正常な動作をするメモリモジュ
ールを構成することができ、又は需要者が安価でこのよ
うな部分不良メモリ素子を望むこともある。しかし、こ
のような要求に応ずるためには、不良と判定された集積
回路素子を別途の検査基板を用いてどのＤＱ端子で不良
が発生したかを再び検査しなければならない。従って、
検査基板の製作に費用がかかり、検査基板を新たに交換
するのに時間を要することになり、検査時間が長くな
る。
ると、不良と判定された集積回路素子のどのＤＱ端子が
不良であるかを判別することができない。従って、ＭＤ
Ｑ方式は、検査時間の短縮には利点があるが、次のよう
な欠点がある。例えば、８個のＤＱ端子を有する集積回
路素子の中でＤＱ０だけが不良である場合には、この不
良集積回路素子を用いて正常な動作をするメモリモジュ
ールを構成することができ、又は需要者が安価でこのよ
うな部分不良メモリ素子を望むこともある。しかし、こ
のような要求に応ずるためには、不良と判定された集積
回路素子を別途の検査基板を用いてどのＤＱ端子で不良
が発生したかを再び検査しなければならない。従って、
検査基板の製作に費用がかかり、検査基板を新たに交換
するのに時間を要することになり、検査時間が長くな
る。
【０００７】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、部分不良の集積回路
素子と正常に動作する集積回路素子を同時に検査するこ
とができる併合データ出力モードおよび標準動作モード
として動作する集積回路素子を一緒に検査することがで
きる検査基板を提供することにある。
なされたものであり、その目的は、部分不良の集積回路
素子と正常に動作する集積回路素子を同時に検査するこ
とができる併合データ出力モードおよび標準動作モード
として動作する集積回路素子を一緒に検査することがで
きる検査基板を提供することにある。
【０００８】また、本発明の他の目的は、ＭＤＱ方式を
用いた検査および標準モードとして動作する集積回路素
子の検査を１つの検査基板を用いて検査することによ
り、検査時間を短縮し、検査基板の製作にかかる費用を
節減できる併合データ出力モードおよび標準動作モード
として動作する集積回路素子を一緒に検査することがで
きる検査基板を提供することにある。
用いた検査および標準モードとして動作する集積回路素
子の検査を１つの検査基板を用いて検査することによ
り、検査時間を短縮し、検査基板の製作にかかる費用を
節減できる併合データ出力モードおよび標準動作モード
として動作する集積回路素子を一緒に検査することがで
きる検査基板を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、請求項１記載の第１の発明による検査基板は、複数
のデータ出力端子を有する集積回路素子を検査する検査
基板であって、前記検査すべき集積回路素子が実装され
る複数のソケットと、検査装置に連結される複数のＩ／
Ｏ端子と、前記集積回路素子が正常な標準動作モードと
して動作すべきか、併合データ出力モードとして動作す
べきかを選択するモード選択信号端子と、前記集積回路
素子の動作を制御する制御信号端子と、前記複数の集積
回路素子の各々のデータ出力端子と前記複数のＩ／Ｏ端
子とを連結させるものであって、当該複数の集積回路素
子が併合データ出力モードとして動作する時には、前記
複数のデータ出力端子の中で、併合データが出力される
所定の個数の併合データ出力端子を前記複数のＩ／Ｏ端
子に順に連結させ、当該複数の集積回路素子が標準動作
モードとして動作する時は、当該集積回路素子のデータ
出力端子を前記複数のＩ／Ｏ端子に順に連結させる配線
パターンと、前記複数の集積回路素子を前記複数のソケ
ットに選択的にイネーブルさせるスキャン信号端子とを
備えることを要旨とする。従って、部分不良の集積回路
素子と正常に動作する集積回路素子を同時に検査するこ
とができる。また、検査時間を短縮し、検査基板の製作
にかかる費用を節減できる。
め、請求項１記載の第１の発明による検査基板は、複数
のデータ出力端子を有する集積回路素子を検査する検査
基板であって、前記検査すべき集積回路素子が実装され
る複数のソケットと、検査装置に連結される複数のＩ／
Ｏ端子と、前記集積回路素子が正常な標準動作モードと
して動作すべきか、併合データ出力モードとして動作す
べきかを選択するモード選択信号端子と、前記集積回路
素子の動作を制御する制御信号端子と、前記複数の集積
回路素子の各々のデータ出力端子と前記複数のＩ／Ｏ端
子とを連結させるものであって、当該複数の集積回路素
子が併合データ出力モードとして動作する時には、前記
複数のデータ出力端子の中で、併合データが出力される
所定の個数の併合データ出力端子を前記複数のＩ／Ｏ端
子に順に連結させ、当該複数の集積回路素子が標準動作
モードとして動作する時は、当該集積回路素子のデータ
出力端子を前記複数のＩ／Ｏ端子に順に連結させる配線
パターンと、前記複数の集積回路素子を前記複数のソケ
ットに選択的にイネーブルさせるスキャン信号端子とを
備えることを要旨とする。従って、部分不良の集積回路
素子と正常に動作する集積回路素子を同時に検査するこ
とができる。また、検査時間を短縮し、検査基板の製作
にかかる費用を節減できる。
【００１０】請求項２記載の第２の発明は、前記複数の
ソケットは、行列に配列されることを要旨とする。
ソケットは、行列に配列されることを要旨とする。
【００１１】請求項３記載の第３の発明は、前記複数の
ソケットは行列に配列されており、前記スキャン信号端
子には、当該複数のソケットの行に配列される集積回路
素子をイネーブルさせる行スキャン信号と、当該複数の
ソケットの列に配列される集積回路素子をイネーブルさ
せる列スキャン信号とが入力され、前記集積回路素子
は、行スキャン信号と列スキャン信号が全て活性状態で
ある時、イネーブルされることを要旨とする。
ソケットは行列に配列されており、前記スキャン信号端
子には、当該複数のソケットの行に配列される集積回路
素子をイネーブルさせる行スキャン信号と、当該複数の
ソケットの列に配列される集積回路素子をイネーブルさ
せる列スキャン信号とが入力され、前記集積回路素子
は、行スキャン信号と列スキャン信号が全て活性状態で
ある時、イネーブルされることを要旨とする。
【００１２】請求項４記載の第４の発明は、前記複数の
Ｉ／Ｏ端子、モード選択信号端子、制御信号端子及びス
キャン信号端子は、検査装置に連結されることを要旨と
する。従って、このようなスキャン信号の制御は、検査
基板に連結されている検査装置により行われる。
Ｉ／Ｏ端子、モード選択信号端子、制御信号端子及びス
キャン信号端子は、検査装置に連結されることを要旨と
する。従って、このようなスキャン信号の制御は、検査
基板に連結されている検査装置により行われる。
【００１３】請求項５記載の第５の発明は、前記集積回
路素子はメモリ素子であり、前記検査基板は当該メモリ
素子をアドレス指定するアドレス信号が入力されるアド
レス信号端子をさらに備えることを要旨とする。
路素子はメモリ素子であり、前記検査基板は当該メモリ
素子をアドレス指定するアドレス信号が入力されるアド
レス信号端子をさらに備えることを要旨とする。
【００１４】請求項６記載の第６の発明は、前記複数の
Ｉ／Ｏ端子はｍ個のＩ／Ｏを有し、前記複数のデータ出
力端子はｎ個のデータ出力を有し、前記スキャン信号
は、集積回路素子が標準動作モードとして動作する時、
一度にｍ／ｎ個の集積回路素子を同時にイネーブルさせ
ることを要旨とする。
Ｉ／Ｏ端子はｍ個のＩ／Ｏを有し、前記複数のデータ出
力端子はｎ個のデータ出力を有し、前記スキャン信号
は、集積回路素子が標準動作モードとして動作する時、
一度にｍ／ｎ個の集積回路素子を同時にイネーブルさせ
ることを要旨とする。
【００１５】請求項７記載の第７の発明は、前記複数の
Ｉ／Ｏ端子はｍ個のＩ／Ｏを有し、複数のデータ出力端
子はｎ個のデータ出力を有し、前記所定の個数の併合デ
ータ出力端子は、ｐ個（ｎ＞ｐ）のデータ出力を有し、
前記スキャン信号は、集積回路素子が併合データ出力モ
ードとして動作する時、一度にｍ／ｐ個の集積回路素子
を同時にイネーブルさせることを要旨とする。
Ｉ／Ｏ端子はｍ個のＩ／Ｏを有し、複数のデータ出力端
子はｎ個のデータ出力を有し、前記所定の個数の併合デ
ータ出力端子は、ｐ個（ｎ＞ｐ）のデータ出力を有し、
前記スキャン信号は、集積回路素子が併合データ出力モ
ードとして動作する時、一度にｍ／ｐ個の集積回路素子
を同時にイネーブルさせることを要旨とする。
【００１６】請求項８記載の第８の発明は、前記配線パ
ターンは、複数のＩ／Ｏ端子がｎ個単位で集積回路素子
に連結されるように設計されることを要旨とする。
ターンは、複数のＩ／Ｏ端子がｎ個単位で集積回路素子
に連結されるように設計されることを要旨とする。
【００１７】請求項９記載の第９の発明は、前記列スキ
ャン信号は、集積回路素子が併合データ出力モードとし
て動作する時には、常に活性状態にあることを要旨とす
る。
ャン信号は、集積回路素子が併合データ出力モードとし
て動作する時には、常に活性状態にあることを要旨とす
る。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明をよ
り詳しく説明する。
り詳しく説明する。
【００１９】図１は、本発明による検査基板の概略回路
図である。検査基板（１００）には、例えば３２個のソ
ケットがあり、このソケットには、検査しようとする集
積回路素子（７０）が実装されている。集積回路素子
（７０）は、例えば８個のＤＱ端子を有しており、検査
基板（１００）の入出力用Ｉ／Ｏ端子（６２）は、全部
で３２個である。スキャン信号０、１、１６から１９
は、３２個の集積回路素子の中で、特定素子だけをイネ
ーブルさせるためのものである。Ｉ／Ｏ端子（６２）、
行イネーブルスキャン信号端子（６４ａ）、行イネーブ
ルスキャン信号端子（６４ｂ）、電源信号（６５）、ア
ドレス信号（６６）、制御信号（６７）及びモード選択
信号（６８）は、全てケーブル（６０）を介して検査装
置（５０）に連結されていて、検査装置（５０）から検
査に必要な信号を集積回路素子（７０）に供給し、その
出力を読出すことができる。
図である。検査基板（１００）には、例えば３２個のソ
ケットがあり、このソケットには、検査しようとする集
積回路素子（７０）が実装されている。集積回路素子
（７０）は、例えば８個のＤＱ端子を有しており、検査
基板（１００）の入出力用Ｉ／Ｏ端子（６２）は、全部
で３２個である。スキャン信号０、１、１６から１９
は、３２個の集積回路素子の中で、特定素子だけをイネ
ーブルさせるためのものである。Ｉ／Ｏ端子（６２）、
行イネーブルスキャン信号端子（６４ａ）、行イネーブ
ルスキャン信号端子（６４ｂ）、電源信号（６５）、ア
ドレス信号（６６）、制御信号（６７）及びモード選択
信号（６８）は、全てケーブル（６０）を介して検査装
置（５０）に連結されていて、検査装置（５０）から検
査に必要な信号を集積回路素子（７０）に供給し、その
出力を読出すことができる。
【００２０】前記電源信号（６５）、アドレス信号（６
６）、制御信号（６７）及びモード選択信号（６８）
は、３２個の集積回路素子（７０）に全部連結されてい
るので、図面を簡略化するため、その連結状態は図示し
ない。制御信号（６７）は、例えば、集積回路素子（７
０）の動作を制御するための信号であって、ＲＡＳ(Row
Address Strobe)、ＣＡＳ(Column Address Strobe)、Ｗ
Ｅ(Write Enable)、ＯＥ(Output Enable)等を含む。モ
ード選択信号（６８）は、集積回路素子（７０）が正常
な標準動作をすべきか、ＭＤＱモードとして動作すべき
かを選択する信号である。
６）、制御信号（６７）及びモード選択信号（６８）
は、３２個の集積回路素子（７０）に全部連結されてい
るので、図面を簡略化するため、その連結状態は図示し
ない。制御信号（６７）は、例えば、集積回路素子（７
０）の動作を制御するための信号であって、ＲＡＳ(Row
Address Strobe)、ＣＡＳ(Column Address Strobe)、Ｗ
Ｅ(Write Enable)、ＯＥ(Output Enable)等を含む。モ
ード選択信号（６８）は、集積回路素子（７０）が正常
な標準動作をすべきか、ＭＤＱモードとして動作すべき
かを選択する信号である。
【００２１】前記ＭＤＱモードの選択は、検査システム
により決定され、集積回路素子（７０）がＭＤＱモード
に移行すると、集積回路素子の８個のＤＱ端子の中で所
定の個数の併合データ出力端子、例えば２つのＤＱ端
子、ＤＱ０、ＤＱ７を介して８ビットのデータが４ビッ
トずつ同時に出力される。例えば、８Ｍメモリブロック
当たり１ビットのデータが出力される８Ｍ×８（６４
Ｍ）ＤＲＡＭ素子の場合、行アドレス（Ｘ０−Ｘ１２）
や列アドレス（Ｙ０−Ｙ１２）中のいずれか１つのアド
レス信号の中で、最上位の２ビット（例えば、Ｙ１１、
Ｙ１２）をアドレス指定に無関係の信号にすると、この
最上位の２ビットを除いて他のアドレス信号（例えば、
Ｘ０−Ｘ１２、Ｙ０−Ｙ１０）が同一の４個の８Ｍメモ
リブロックから出力されるデータが１個のＤＱ端子（Ｄ
Ｑ０又はＤＱ７）を介して出力される。前記集積回路素
子の全メモリセルにデータ’１’を書込み、当該メモリ
セルから出力データを読出した時、例えば、ＤＱ０を介
して出力される４個の出力データが全て’１’である場
合には、ＤＱ０に正常なデータ’１’が出力される。し
かし、４個の出力データの中で、１個でも’０’である
場合には、ＤＱ０にも不良データ’０’が出力されて、
当該集積回路素子は不良メモリセルを含んでいる不良素
子であることが判別できる。
により決定され、集積回路素子（７０）がＭＤＱモード
に移行すると、集積回路素子の８個のＤＱ端子の中で所
定の個数の併合データ出力端子、例えば２つのＤＱ端
子、ＤＱ０、ＤＱ７を介して８ビットのデータが４ビッ
トずつ同時に出力される。例えば、８Ｍメモリブロック
当たり１ビットのデータが出力される８Ｍ×８（６４
Ｍ）ＤＲＡＭ素子の場合、行アドレス（Ｘ０−Ｘ１２）
や列アドレス（Ｙ０−Ｙ１２）中のいずれか１つのアド
レス信号の中で、最上位の２ビット（例えば、Ｙ１１、
Ｙ１２）をアドレス指定に無関係の信号にすると、この
最上位の２ビットを除いて他のアドレス信号（例えば、
Ｘ０−Ｘ１２、Ｙ０−Ｙ１０）が同一の４個の８Ｍメモ
リブロックから出力されるデータが１個のＤＱ端子（Ｄ
Ｑ０又はＤＱ７）を介して出力される。前記集積回路素
子の全メモリセルにデータ’１’を書込み、当該メモリ
セルから出力データを読出した時、例えば、ＤＱ０を介
して出力される４個の出力データが全て’１’である場
合には、ＤＱ０に正常なデータ’１’が出力される。し
かし、４個の出力データの中で、１個でも’０’である
場合には、ＤＱ０にも不良データ’０’が出力されて、
当該集積回路素子は不良メモリセルを含んでいる不良素
子であることが判別できる。
【００２２】行列に配列されている３２個の集積回路素
子（７０）の中で各列にある集積回路素子をイネーブル
させるための列イネーブルスキャン信号端子（６４ａ）
のスキャン信号０は、第１、２列にある集積回路素子
を、行イネーブルスキャン信号端子（６４ｂ）のスキャ
ン１の第３、４列にある集積回路素子をイネーブルさせ
る。一方、スキャン信号１６、スキャン信号１７、スキ
ャン信号１８、スキャン信号１９は、各々第１、５行、
第２、６行、第３、７行、第４、８行に装着されている
集積回路素子に入力される。スキャン信号１６から１９
とスキャン信号０から１が全て活性状態である時、その
交点に位置する集積回路素子から出力データが出力され
る。例えば、スキャン信号の中で、スキャン信号０が活
性状態で、スキャン信号の中で、スキャン信号１６が活
性状態であれば、集積回路素子（１、１）（１、２）
（５、１）（５、２）のＤＱ端子から出力データを読出
すことができる。
子（７０）の中で各列にある集積回路素子をイネーブル
させるための列イネーブルスキャン信号端子（６４ａ）
のスキャン信号０は、第１、２列にある集積回路素子
を、行イネーブルスキャン信号端子（６４ｂ）のスキャ
ン１の第３、４列にある集積回路素子をイネーブルさせ
る。一方、スキャン信号１６、スキャン信号１７、スキ
ャン信号１８、スキャン信号１９は、各々第１、５行、
第２、６行、第３、７行、第４、８行に装着されている
集積回路素子に入力される。スキャン信号１６から１９
とスキャン信号０から１が全て活性状態である時、その
交点に位置する集積回路素子から出力データが出力され
る。例えば、スキャン信号の中で、スキャン信号０が活
性状態で、スキャン信号の中で、スキャン信号１６が活
性状態であれば、集積回路素子（１、１）（１、２）
（５、１）（５、２）のＤＱ端子から出力データを読出
すことができる。
【００２３】前記検査基板（１００）のＩ／Ｏ端子（６
２）は、全部で３２個より構成され、当該Ｉ／Ｏ端子
（６２）と集積回路素子のＤＱ端子は、配線パターン
（７２）により電気的に連結されている。前記配線パタ
ーン（７２）は、多数の集積回路素子から出力される出
力データがお互いに衝突を起こさないで順にＩ／Ｏ端子
（６２）に供給されるように設計しなければならない。
Ｉ／Ｏ ０−７は、集積回路素子（１、１）、（２、
１）、（３、１）、（４、１）、（１、３）、（２、
３）、（３、３）及び（４、３）に連結されており、Ｉ
／Ｏ ８−１５は、集積回路素子（１、２）、（２、
２）、（３、２）、（４、２）、（１、４）、（２、
４）、（３、４）及び（４、４）に連結されており、Ｉ
／Ｏ １６−２３は、集積回路素子（５、１）、（６、
１）、（７、１）、（８、１）、（５、３）、（６、
３）、（７、３）及び（８、３）に連結されており、Ｉ
／Ｏ ２４−３１は、集積回路素子（５、２）、（６、
２）、（７、２）、（８、２）、（５、４）、（６、
４）、（７、４）及び（８、４）に連結されている。
２）は、全部で３２個より構成され、当該Ｉ／Ｏ端子
（６２）と集積回路素子のＤＱ端子は、配線パターン
（７２）により電気的に連結されている。前記配線パタ
ーン（７２）は、多数の集積回路素子から出力される出
力データがお互いに衝突を起こさないで順にＩ／Ｏ端子
（６２）に供給されるように設計しなければならない。
Ｉ／Ｏ ０−７は、集積回路素子（１、１）、（２、
１）、（３、１）、（４、１）、（１、３）、（２、
３）、（３、３）及び（４、３）に連結されており、Ｉ
／Ｏ ８−１５は、集積回路素子（１、２）、（２、
２）、（３、２）、（４、２）、（１、４）、（２、
４）、（３、４）及び（４、４）に連結されており、Ｉ
／Ｏ １６−２３は、集積回路素子（５、１）、（６、
１）、（７、１）、（８、１）、（５、３）、（６、
３）、（７、３）及び（８、３）に連結されており、Ｉ
／Ｏ ２４−３１は、集積回路素子（５、２）、（６、
２）、（７、２）、（８、２）、（５、４）、（６、
４）、（７、４）及び（８、４）に連結されている。
【００２４】このような検査基板（１００）を使用する
と、ＭＤＱ方式を用いた検査及び部分不良メモリ素子の
検査を一緒に行うことができる。
と、ＭＤＱ方式を用いた検査及び部分不良メモリ素子の
検査を一緒に行うことができる。
【００２５】図２は、ＭＤＱモードとして動作する集積
回路素子を検査する時、当該集積回路素子選択とデータ
出力関係を説明するための検査基板の部分回路図であ
る。検査装置の制御によりモード選択信号が活性状態に
なると、当該検査基板のソケットに装着される集積回路
素子は、前述したようにＭＤＱモードとして動作するこ
とになる。
回路素子を検査する時、当該集積回路素子選択とデータ
出力関係を説明するための検査基板の部分回路図であ
る。検査装置の制御によりモード選択信号が活性状態に
なると、当該検査基板のソケットに装着される集積回路
素子は、前述したようにＭＤＱモードとして動作するこ
とになる。
【００２６】前述した８Ｍ×８構成の６４Ｍ ＤＲＡＭ
素子の場合、ＭＤＱモードとして動作する集積回路素子
では、２つのＤＱ端子、例えばＤＱ０とＤＱ７を介して
８ビットのデータが出力される。即ち、１個の集積回路
素子から２ビットのデータが出力され、この出力される
データが入力される検査基板のＩ／Ｏ端子（６２）は、
全部で３２個であるので、１６個の集積回路素子から出
力されるデータを一度に選択できる。従って、列イネー
ブルスキャン信号端子（６４ａ）であるスキャン信号０
とスキャン信号１を用いて行イネーブルスキャン信号端
子（６４ｂ）のスキャン信号１６から１９が活性状態の
ままで、集積回路素子（１、１）から（８、２）と集積
回路素子（１、３）から（８、４）を選択する。
素子の場合、ＭＤＱモードとして動作する集積回路素子
では、２つのＤＱ端子、例えばＤＱ０とＤＱ７を介して
８ビットのデータが出力される。即ち、１個の集積回路
素子から２ビットのデータが出力され、この出力される
データが入力される検査基板のＩ／Ｏ端子（６２）は、
全部で３２個であるので、１６個の集積回路素子から出
力されるデータを一度に選択できる。従って、列イネー
ブルスキャン信号端子（６４ａ）であるスキャン信号０
とスキャン信号１を用いて行イネーブルスキャン信号端
子（６４ｂ）のスキャン信号１６から１９が活性状態の
ままで、集積回路素子（１、１）から（８、２）と集積
回路素子（１、３）から（８、４）を選択する。
【００２７】集積回路素子のＤＱ端子と検査基板のＩ／
Ｏ端子（６２）との連結は、図２に示すように、スキャ
ン信号０によりイネーブルされる集積回路素子にＩ／Ｏ
０−３１を順に連結し、スキャン信号１によりイネー
ブルされる集積回路素子にもＩ／Ｏ ０−３１を順に連
結する。スキャン信号０に高電圧信号を印加し、スキャ
ン信号１に低電圧信号を印加すると、集積回路素子
（１、１）から（８、１）と集積回路素子（１、２）か
ら（８、２）がイネーブルされ、集積回路素子（１、
３）から（８、３）と集積回路素子（１、４）から
（８、４）は、ディスエーブル(disable)される。イネ
ーブルされた１６個の集積回路素子に同一の値のデー
タ、例えば’１’を書き込んだ後、各々のＤＱ端子のＤ
Ｑ０、ＤＱ７を介して出力される出力データをＩ／Ｏ
０、１、２、……３１を介して読み出す。検査装置は、
Ｉ／Ｏ端子を介して読出した出力データを確認し、デー
タが”１”でない場合、例えば、Ｉ／Ｏ １３とＩ／Ｏ
２７が”０”のデータを出力する場合には、集積回路素
子（４、１）と（７、２）が不良であると判定する。他
の１６個の集積回路素子を検査しようとする場合にも、
スキャン信号０に低電圧信号を印加し、スキャン信号１
に高電圧信号を印加した後、集積回路素子に同一のデー
タを入力し、出力データを読出して出力データが入力デ
ータと同一であるかを確認する。
Ｏ端子（６２）との連結は、図２に示すように、スキャ
ン信号０によりイネーブルされる集積回路素子にＩ／Ｏ
０−３１を順に連結し、スキャン信号１によりイネー
ブルされる集積回路素子にもＩ／Ｏ ０−３１を順に連
結する。スキャン信号０に高電圧信号を印加し、スキャ
ン信号１に低電圧信号を印加すると、集積回路素子
（１、１）から（８、１）と集積回路素子（１、２）か
ら（８、２）がイネーブルされ、集積回路素子（１、
３）から（８、３）と集積回路素子（１、４）から
（８、４）は、ディスエーブル(disable)される。イネ
ーブルされた１６個の集積回路素子に同一の値のデー
タ、例えば’１’を書き込んだ後、各々のＤＱ端子のＤ
Ｑ０、ＤＱ７を介して出力される出力データをＩ／Ｏ
０、１、２、……３１を介して読み出す。検査装置は、
Ｉ／Ｏ端子を介して読出した出力データを確認し、デー
タが”１”でない場合、例えば、Ｉ／Ｏ １３とＩ／Ｏ
２７が”０”のデータを出力する場合には、集積回路素
子（４、１）と（７、２）が不良であると判定する。他
の１６個の集積回路素子を検査しようとする場合にも、
スキャン信号０に低電圧信号を印加し、スキャン信号１
に高電圧信号を印加した後、集積回路素子に同一のデー
タを入力し、出力データを読出して出力データが入力デ
ータと同一であるかを確認する。
【００２８】ＭＤＱ方式で集積回路素子を検査すると、
短時間に多数の集積回路素子を同時に検査できるため、
検査時間が短縮されるが、１個のＤＱ端子により検査が
行われるメモリブロックには、同一のデータを入力しな
ければならないので、検査パターンが単純であり、且つ
多様な検査をすることができない。
短時間に多数の集積回路素子を同時に検査できるため、
検査時間が短縮されるが、１個のＤＱ端子により検査が
行われるメモリブロックには、同一のデータを入力しな
ければならないので、検査パターンが単純であり、且つ
多様な検査をすることができない。
【００２９】図３は、部分不良の集積回路素子を検査す
る際、素子選択とデータ出力の関係を説明するための検
査基板の部分回路図である。ＭＤＱ方式を用いて集積回
路素子を検査した結果、不良集積回路素子と判定された
場合、この集積回路素子のどのＤＱ端子で間違ったデー
タが出力されるかを確認して、一部のＤＱ端子だけで不
良があれば、このような部分不良の集積回路素子を不良
類型別に分類してこれを活用することが可能である。部
分不良の集積回路素子とＤＱ端子の出力データが正しい
ならば、部分不良の集積回路素子は、前述した良好な回
路モジュールとして使用される。集積回路素子のどのＤ
Ｑ端子で不良データが出るかを判別するためには、モー
ド選択信号が、例えば低電圧信号となって、ＭＤＱモー
ド選択信号が解除され、集積回路素子のすべてのＤＱ端
子、例えば、ＤＱ０−ＤＱ７が基板のＩ／Ｏ端子と１対
１に連結されるべきである。従って、検査基板の３２個
のＩ／Ｏ端子を使用すると、ＤＱ端子が８個である集積
回路素子４個を一度に検査することができる。
る際、素子選択とデータ出力の関係を説明するための検
査基板の部分回路図である。ＭＤＱ方式を用いて集積回
路素子を検査した結果、不良集積回路素子と判定された
場合、この集積回路素子のどのＤＱ端子で間違ったデー
タが出力されるかを確認して、一部のＤＱ端子だけで不
良があれば、このような部分不良の集積回路素子を不良
類型別に分類してこれを活用することが可能である。部
分不良の集積回路素子とＤＱ端子の出力データが正しい
ならば、部分不良の集積回路素子は、前述した良好な回
路モジュールとして使用される。集積回路素子のどのＤ
Ｑ端子で不良データが出るかを判別するためには、モー
ド選択信号が、例えば低電圧信号となって、ＭＤＱモー
ド選択信号が解除され、集積回路素子のすべてのＤＱ端
子、例えば、ＤＱ０−ＤＱ７が基板のＩ／Ｏ端子と１対
１に連結されるべきである。従って、検査基板の３２個
のＩ／Ｏ端子を使用すると、ＤＱ端子が８個である集積
回路素子４個を一度に検査することができる。
【００３０】不良素子を検査するためには、行スキャン
信号と列スキャン信号を一緒に使用する。例えば、スキ
ャン信号０とスキャン信号１６を高電圧信号とし、他の
スキャン信号は、低電圧信号にすると、集積回路素子
（１、１）（１、２）及び集積回路素子（５、１）
（５、２）がイネーブルされ、この４個の集積回路素子
から出力される出力データは、各々Ｉ／Ｏ ０−７、Ｉ
／Ｏ ８−１５、Ｉ／Ｏ １６−２３、Ｉ／Ｏ ２４−３
１を介して出力される。次いで、スキャン信号１６を低
電圧信号とし、スキャン信号０とスキャン信号１７を高
電圧信号とすると、この際、イネーブルされる４個の集
積回路素子（２、１）（２、２）及び集積回路素子
（６、１）（６、２）を検査することができる。このよ
うな方式でスキャン信号を選択して３２個のメモリ素子
を検査する。
信号と列スキャン信号を一緒に使用する。例えば、スキ
ャン信号０とスキャン信号１６を高電圧信号とし、他の
スキャン信号は、低電圧信号にすると、集積回路素子
（１、１）（１、２）及び集積回路素子（５、１）
（５、２）がイネーブルされ、この４個の集積回路素子
から出力される出力データは、各々Ｉ／Ｏ ０−７、Ｉ
／Ｏ ８−１５、Ｉ／Ｏ １６−２３、Ｉ／Ｏ ２４−３
１を介して出力される。次いで、スキャン信号１６を低
電圧信号とし、スキャン信号０とスキャン信号１７を高
電圧信号とすると、この際、イネーブルされる４個の集
積回路素子（２、１）（２、２）及び集積回路素子
（６、１）（６、２）を検査することができる。このよ
うな方式でスキャン信号を選択して３２個のメモリ素子
を検査する。
【００３１】検査の結果、集積回路素子の一部のＤＱ端
子だけで不良データが出力された場合は、このような部
分不良の集積回路素子を不良類型別に分類し、これを活
用して正常な動作をするメモリモジュールを構成する
か、定価で所望の需要者に販売することができる。
子だけで不良データが出力された場合は、このような部
分不良の集積回路素子を不良類型別に分類し、これを活
用して正常な動作をするメモリモジュールを構成する
か、定価で所望の需要者に販売することができる。
【００３２】図４および図５は、本発明に使用される検
査基板の一実施の形態であって、検査すべき集積回路素
子のＤＱ端子と基板のＩ／Ｏ端子との連結関係を示す検
査基板の回路図である。図４および図５の検査基板（１
１０）は、全部で１２８個のソケットが設けられ、１２
８個の集積回路素子（１２０）を１個の検査基板として
同時に検査することができる。図面を簡単にするため、
検査すべき集積回路素子（１２０）のＤＱ端子と基板の
Ｉ／Ｏ端子とを連結させる配線パターン（１３０）を左
側の４個の列のみに示す。
査基板の一実施の形態であって、検査すべき集積回路素
子のＤＱ端子と基板のＩ／Ｏ端子との連結関係を示す検
査基板の回路図である。図４および図５の検査基板（１
１０）は、全部で１２８個のソケットが設けられ、１２
８個の集積回路素子（１２０）を１個の検査基板として
同時に検査することができる。図面を簡単にするため、
検査すべき集積回路素子（１２０）のＤＱ端子と基板の
Ｉ／Ｏ端子とを連結させる配線パターン（１３０）を左
側の４個の列のみに示す。
【００３３】ＭＤＱ方式で集積回路素子を検査する際に
は、行スキャン信号であるスキャン信号１６からスキャ
ン信号１９は、全て高電圧信号の活性状態にあり、列ス
キャン信号であるスキャン信号０からスキャン信号７が
１つずつ順に活性状態になる。スキャン信号０が活性状
態の際、１６個の集積回路素子（１、１）から（８、
２）の併合データ出力端子ＤＱ０、ＤＱ７を介して出力
されるデータは、配線パターン１３０により検査基板
（１１０）の３２個のＩ／Ｏ端子に順に供給される。ス
キャン信号０を不活性状態にして、スキャン信号１に高
電圧信号を印加すると、第３、４列にある１６個の集積
回路素子からデータを読出すことができる。このような
方式で列スキャン信号を制御して１２８個のメモリ素子
から出力されるデータを読出すことにより、どの集積回
路素子が不良であるかを判別できる。
は、行スキャン信号であるスキャン信号１６からスキャ
ン信号１９は、全て高電圧信号の活性状態にあり、列ス
キャン信号であるスキャン信号０からスキャン信号７が
１つずつ順に活性状態になる。スキャン信号０が活性状
態の際、１６個の集積回路素子（１、１）から（８、
２）の併合データ出力端子ＤＱ０、ＤＱ７を介して出力
されるデータは、配線パターン１３０により検査基板
（１１０）の３２個のＩ／Ｏ端子に順に供給される。ス
キャン信号０を不活性状態にして、スキャン信号１に高
電圧信号を印加すると、第３、４列にある１６個の集積
回路素子からデータを読出すことができる。このような
方式で列スキャン信号を制御して１２８個のメモリ素子
から出力されるデータを読出すことにより、どの集積回
路素子が不良であるかを判別できる。
【００３４】スキャン信号の制御は、配線パターン１３
０がどのように設計されているかによって異なるが、例
えばＭＤＱ方式で併合データ出力端子を１つだけ、例え
ばＤＱ０だけを使用すると、列イネーブルスキャン信号
端子のスキャン信号０からスキャン信号７を２つずつ同
時に活性状態になるように制御することができる。勿
論、この場合の配線パターンは、図４および図５に図示
したものとは異なる。例えば、集積回路素子（１、１）
のＤＱ０は、Ｉ／Ｏ０に連結され、集積回路素子（１、
３）のＤＱ０は、Ｉ／Ｏ１に連結されるように、配線パ
ターンを設計しなければならない。
０がどのように設計されているかによって異なるが、例
えばＭＤＱ方式で併合データ出力端子を１つだけ、例え
ばＤＱ０だけを使用すると、列イネーブルスキャン信号
端子のスキャン信号０からスキャン信号７を２つずつ同
時に活性状態になるように制御することができる。勿
論、この場合の配線パターンは、図４および図５に図示
したものとは異なる。例えば、集積回路素子（１、１）
のＤＱ０は、Ｉ／Ｏ０に連結され、集積回路素子（１、
３）のＤＱ０は、Ｉ／Ｏ１に連結されるように、配線パ
ターンを設計しなければならない。
【００３５】不良の集積回路素子のどのＤＱ端子が不良
であるかを調べるためには、ＭＤＱ方式で検査した結
果、不良と分類された集積回路素子を基板のソケットに
実装し、行スキャン信号と列スキャン信号を一緒に制御
して集積回路素子のＤＱ端子が基板のＩ／Ｏ端子に１対
１に連結されるようにする。スキャン信号０とスキャン
信号１６を活性状態にすると、集積回路素子（１、
１）、（１、２）及び集積回路素子（５、１）（５、
２）のＤＱ端子、ＤＱ０−ＤＱ７から出力される出力デ
ータは、配線パターン１３０を介して３２個のＩ／Ｏ端
子に供給される。次に、スキャン信号０とスキャン信号
１７を活性状態にすると、集積回路素子（２、１）、
（２、２）及び集積回路素子（６、１）、（６、２）の
出力データをＩ／Ｏ端子から読出すことができる。この
ような方式で１２８個のメモリ素子（１２０）の出力デ
ータを読出すと、集積回路素子のどのＤＱ端子で間違っ
たデータが出力されるかを知り得るので、集積回路素子
のどのメモリブロックに不良メモリセルが存在するかを
知ることができる。なお、前記集積回路素子はメモリ素
子であり、前記検査基板は当該メモリ素子をアドレス指
定するアドレス信号が入力されるアドレス信号端子をさ
らに備えている。
であるかを調べるためには、ＭＤＱ方式で検査した結
果、不良と分類された集積回路素子を基板のソケットに
実装し、行スキャン信号と列スキャン信号を一緒に制御
して集積回路素子のＤＱ端子が基板のＩ／Ｏ端子に１対
１に連結されるようにする。スキャン信号０とスキャン
信号１６を活性状態にすると、集積回路素子（１、
１）、（１、２）及び集積回路素子（５、１）（５、
２）のＤＱ端子、ＤＱ０−ＤＱ７から出力される出力デ
ータは、配線パターン１３０を介して３２個のＩ／Ｏ端
子に供給される。次に、スキャン信号０とスキャン信号
１７を活性状態にすると、集積回路素子（２、１）、
（２、２）及び集積回路素子（６、１）、（６、２）の
出力データをＩ／Ｏ端子から読出すことができる。この
ような方式で１２８個のメモリ素子（１２０）の出力デ
ータを読出すと、集積回路素子のどのＤＱ端子で間違っ
たデータが出力されるかを知り得るので、集積回路素子
のどのメモリブロックに不良メモリセルが存在するかを
知ることができる。なお、前記集積回路素子はメモリ素
子であり、前記検査基板は当該メモリ素子をアドレス指
定するアドレス信号が入力されるアドレス信号端子をさ
らに備えている。
【００３６】
【発明の効果】以上説明したように、本発明による検査
基板は、ＭＤＱモードとして動作する集積回路素子の不
良の有無と、標準モードとして動作する部分不良の集積
回路素子の検査とを１つの検査基板を用いて行うことが
できるので、検査時間が短縮され、検査基板の製造に必
要な費用が減少できる効果がある。
基板は、ＭＤＱモードとして動作する集積回路素子の不
良の有無と、標準モードとして動作する部分不良の集積
回路素子の検査とを１つの検査基板を用いて行うことが
できるので、検査時間が短縮され、検査基板の製造に必
要な費用が減少できる効果がある。
【図１】本発明による検査基板の概略回路図である。
【図２】本発明による検査基板を用いてＭＤＱモードと
して動作する集積回路素子を検査する際、素子選択とデ
ータ出力との関係を説明するための検査基板の部分回路
図である。
して動作する集積回路素子を検査する際、素子選択とデ
ータ出力との関係を説明するための検査基板の部分回路
図である。
【図３】本発明による検査基板を用いて部分不良メモリ
素子を検査する際、素子選択とデータ出力との関係を説
明するための検査基板の部分回路図である。
素子を検査する際、素子選択とデータ出力との関係を説
明するための検査基板の部分回路図である。
【図４】本発明の一実施の形態による検査基板の回路図
である。
である。
【図５】本発明の一実施の形態による検査基板の回路図
である。
である。
５０ 検査装置 ６０ ケーブル ６２ Ｉ／Ｏ端子 ７０、１２０ 集積回路素子 ７２、１３０ 配線パターン １００、１１０ 検査基板
Claims (9)
- 【請求項１】 複数のデータ出力端子を有する集積回路
素子を検査する検査基板であって、 前記検査すべき集積回路素子が実装される複数のソケッ
トと、 検査装置に連結される複数のＩ／Ｏ端子と、 前記集積回路素子が正常な標準動作モードとして動作す
べきか、併合データ出力モードとして動作すべきかを選
択するモード選択信号端子と、 前記集積回路素子の動作を制御する制御信号端子と、 前記複数の集積回路素子の各々のデータ出力端子と前記
複数のＩ／Ｏ端子とを連結させるものであって、当該複
数の集積回路素子が併合データ出力モードとして動作す
る時には、前記複数のデータ出力端子の中で、併合デー
タが出力される所定の個数の併合データ出力端子を前記
複数のＩ／Ｏ端子に順に連結させ、当該複数の集積回路
素子が標準動作モードとして動作する時は、当該集積回
路素子のデータ出力端子を前記複数のＩ／Ｏ端子に順に
連結させる配線パターンと、 前記複数の集積回路素子を前記複数のソケットに選択的
にイネーブルさせるスキャン信号端子と、 を備えることを特徴とする併合データ出力モードおよび
標準動作モードとして動作する集積回路素子を一緒に検
査することができる検査基板。 - 【請求項２】 前記複数のソケットは、行列に配列され
ることを特徴とする請求項１に記載の併合データ出力モ
ードおよび標準動作モードとして動作する集積回路素子
を一緒に検査することができる検査基板。 - 【請求項３】 前記複数のソケットは行列に配列されて
おり、前記スキャン信号端子には、当該複数のソケット
の行に配列される集積回路素子をイネーブルさせる行ス
キャン信号と、当該複数のソケットの列に配列される集
積回路素子をイネーブルさせる列スキャン信号とが入力
され、前記集積回路素子は行スキャン信号と列スキャン
信号が全て活性状態である時、イネーブルされることを
特徴とする請求項１に記載の併合データ出力モードおよ
び標準動作モードとして動作する集積回路素子を一緒に
検査することができる検査基板。 - 【請求項４】 前記複数のＩ／Ｏ端子、モード選択信号
端子、制御信号端子及びスキャン信号端子は、検査装置
に連結されることを特徴とする請求項１に記載の併合デ
ータ出力モードおよび標準動作モードとして動作する集
積回路素子を一緒に検査することができる検査基板。 - 【請求項５】 前記集積回路素子はメモリ素子であり、
前記検査基板は当該メモリ素子をアドレス指定するアド
レス信号が入力されるアドレス信号端子をさらに備える
ことを特徴とする請求項１に記載の併合データ出力モー
ドおよび標準動作モードとして動作する集積回路素子を
一緒に検査することができる検査基板。 - 【請求項６】 前記複数のＩ／Ｏ端子はｍ個のＩ／Ｏを
有し、前記複数のデータ出力端子はｎ個のデータ出力を
有し、前記スキャン信号は、集積回路素子が標準動作モ
ードとして動作する時、一度にｍ／ｎ個の集積回路素子
を同時にイネーブルさせることを特徴とする請求項１に
記載の併合データ出力モードおよび標準動作モードとし
て動作する集積回路素子を一緒に検査することができる
検査基板。 - 【請求項７】 前記複数のＩ／Ｏ端子はｍ個のＩ／Ｏを
有し、複数のデータ出力端子はｎ個のデータ出力を有
し、前記所定の個数の併合データ出力端子は、ｐ個（ｎ
＞ｐ）のデータ出力を有し、前記スキャン信号は、集積
回路素子が併合データ出力モードとして動作する時、一
度にｍ／ｐ個の集積回路素子を同時にイネーブルさせる
ことを特徴とする請求項１に記載の併合データ出力モー
ドおよび標準動作モードとして動作する集積回路素子を
一緒に検査することができる検査基板。 - 【請求項８】 前記配線パターンは、複数のＩ／Ｏ端子
がｎ個単位で集積回路素子に連結されるように設計され
ることを特徴とする請求項６又は７に記載の併合データ
出力モードおよび標準動作モードとして動作する集積回
路素子を一緒に検査することができる検査基板。 - 【請求項９】 前記列スキャン信号は、集積回路素子が
併合データ出力モードとして動作する時には、常に活性
状態にあることを特徴とする請求項３に記載の併合デー
タ出力モードおよび標準動作モードとして動作する集積
回路素子を一緒に検査することができる検査基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-32280 | 1997-07-11 | ||
| KR1019970032280A KR100216993B1 (ko) | 1997-07-11 | 1997-07-11 | 병합 데이터 출력모드와 표준동작 모드로 동작하는 집적회로소자를 함께 검사할 수 있는 검사용 기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1144740A true JPH1144740A (ja) | 1999-02-16 |
| JP3031883B2 JP3031883B2 (ja) | 2000-04-10 |
Family
ID=19514191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9306943A Expired - Fee Related JP3031883B2 (ja) | 1997-07-11 | 1997-11-10 | 併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板 |
Country Status (4)
| Country | Link |
|---|---|
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