KR100556639B1 - 반도체 검사 장치, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 검사 방법 - Google Patents

반도체 검사 장치, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 검사 방법 Download PDF

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Abstract

메모리 테스트 장치(1)에는, 난수 발생 회로인 시그니쳐 회로(5)가 설치되어 있다. 또한, 테스트 디바이스 DUT에는 시그니쳐 회로가 설치되어 있다. 이에 의해, 다수개의 반도체 집적 회로 장치를 일괄하여 고정밀도로 테스트할 수 있어, 테스트 비용을 대폭 삭감한다.
메모리 테스트 장치, 인터페이스 회로, 모드 레지스터, 패턴 발생기, 시그니쳐 회로

Description

반도체 검사 장치, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 검사 방법{SEMICONDUCTOR TESTING APPARATUS, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, AND METHOD FOR TESTING THE SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 일 실시예에 따른 메모리 테스트 장치의 블록도.
도 2는 본 발명의 일 실시예에 따른 테스트 디바이스에 설치된 테스트 회로의 구성도.
도 3은 도 1의 메모리 테스트 장치에 설치된 시그니쳐 회로의 회로도.
도 4는 도 1의 메모리 테스트 장치에 이용되는 테스트 패턴의 일례를 도시한 구성도.
도 5는 도 4의 테스트 패턴에 의한 동작 타이밍차트.
도 6은 스크리닝 테스트 시에 있어서의 메모리 테스트 장치의 구성도.
도 7은 8비트의 시그니쳐값을 출력하는 시그니쳐 회로의 일례를 도시하는 회로도.
도 8은 시그니쳐 회로를 설치한 메모리 테스트 장치에 의한 테스트 동작의 일례를 도시하는 타이밍차트.
도 9는 프로브 검사 시에 있어서의 메모리 테스트 장치의 구성도.
도 10은 본 발명의 일 실시예에 따른 테스트 회로를 스크라이브 에리어에 형 성한 반도체 웨이퍼의 설명도.
도 11은 본 발명의 다른 실시예에 따른 테스트 디바이스에 설치된 테스트 회로의 구성도.
도 12는 본 발명의 다른 실시예에 따른 테스트 헤드에 설치된 테스트 회로의 일례를 도시하는 설명도.
도 13은 본 발명자가 검토한 테스터의 블록도.
도 14는 도 13의 테스터에 이용되는 테스트 패턴의 일례를 도시한 구성도.
도 15는 도 13의 테스트 패턴에 의한 동작 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 테스트 장치
2 : 인터페이스 회로
3 : 모드 레지스터
4 : 패턴 발생기
5 : 시그니쳐 회로
6 : 비교기
7 : 커맨드 디코드
본 발명은, 반도체 검사 장치, 반도체 집적 회로 장치, 검사 방법 및 제조 방법에 관한 것으로, 특히, 동기식 DRAM 등의 메모리 테스트의 고효율화에 적용하기에 유효한 기술에 관한 것이다.
일반적으로, 반도체 집적 회로 장치에서는, 출하 전 등에, 그 반도체 메모리가 소정의 기능대로 동작하는지를 확인하는 기능 테스트 등의 각종 테스트가 행해져, 양품과 불량품을 선별하고 있다.
도 13은 본 발명자가 검토한 테스터(30)의 구성도이다. 테스트(30)는, 예를 들면 동기식 DRAM 등의 반도체 집적 회로 장치를 테스트한다.
테스터(30)는, 패턴 발생기(31), 비교기(32), 및 인터페이스 회로(33) 등으로 구성되어 있다. 패턴 발생기(31)는, 피시험품인 반도체 메모리의 입력 핀에 인가하는 인가 패턴, 및 출력 핀에 기대되는 기대 패턴을 각각 발생한다.
비교기(32)는, 반도체 메모리의 응답 패턴과 기대 패턴의 비교를 행하여, 그 반도체 메모리의 양부를 판정한다. 인터페이스 회로(33)는 반도체 집적 회로 장치와 테스터와의 인터페이스이다.
테스터(30)에는 n개의 인터페이스 회로(33)가 구비되어 있다. 이 인터페이스 회로(33)는, 드라이버(33a)와 비교기(33b)로 이루어지며, 반도체 집적 회로 장치의 핀에 접속된다.
예를 들면, 테스터가 128핀(128개)분의 인터페이스 회로를 갖고 있는 경우, 32핀의 핀 수를 갖는 반도체 집적 회로 장치에서는, 최대 4개의 반도체 집적 회로 장치가 테스터에 접속되어 동시에 테스트되게 된다.
드라이버(33a)는, 반도체 집적 회로 장치의 입력 핀에 각각 접속되며, 이들 드라이버(33a)를 통해 인가 패턴이 상기 반도체 집적 회로 장치의 입력 핀에 인가된다. 비교기(33b)는, 반도체 집적 회로 장치로부터 출력되는 출력 응답을 전압 레벨 판정에 의해 논리값(H/L)으로 변환하여, 비교기(32)로 출력한다.
또한, 도 14는 테스터(30)에 이용되는 테스트 패턴의 일례를 도시한 구성도이고, 도 15는 그 동작 타이밍차트이다.
도 14에서는, 좌측으로부터 우측에 걸쳐, 테스터(30)로부터 피테스트 디바이스인 반도체 집적 회로 장치로 출력되는 커맨드, 반도체 집적 회로 장치의 데이터 핀의 신호 상태, 반도체 집적 회로 장치에 입출력되는 신호 상태, 및 반도체 집적 회로 장치 내부의 신호 상태를 각각 도시하고 있다.
도 15는, 상방으로부터 하방에 걸쳐, 테스터(30)로부터 반도체 집적 회로 장치로 출력되는 커맨드, 반도체 집적 회로 장치의 데이터 핀의 신호 상태, 반도체 집적 회로 장치 내부의 신호 상태, 및 반도체 집적 회로 장치에 입출력되는 신호 상태를 각각 도시하고 있다.
이 예에서는, 'WRITE' 커맨드에 연속하여, 2개의 'Nop' 커맨드, 'Read' 커맨드를 연속하여 제공하고 있다. 이 때, 데이터 핀은, 반도체 집적 회로 장치에의 입력 모드로 라이트 데이터를 제공하거나, 리드 동작 시에는 그 반도체 집적 회로 장치로부터의 출력 모드로 리드 데이터가 반환되게 된다.
또한, 반도체 집적 회로 장치에는, 논리 게이트를 소수의 외부 단자로부터 효율적으로 시험하기 위한 테스트용 회로가 실장되어 있는 것이 있다.
이 테스트용 회로의 구성으로서, 예를 들면 BIST(Built In Self Test)가 있 다. BIST는, 테스트 패턴 발생 회로, 테스트 출력 압축 회로, 테스트 결과 판정 회로 등의 테스터 기능이 구비되어 있으며, 외부의 테스터를 사용하지 않고서 자기 테스트할 수 있는 회로이다.
테스트 패턴 발생 회로로서는, 난수를 발생하는 선형 귀환 시프트 레지스터(LFSR : Linear Feed-back Shift Register) 등이 이용되고 있으며, 이 테스트 패턴 발생 회로에 의해 의사 랜덤 테스트나 모든 패턴을 테스트하는 전수(全數) 테스트를 행하고 있다.
또한, 테스트 출력 압축 회로에서도 LFSR을 이용하고 있으며, 이 LFSR에 의해 출력 응답 계열을 압축하여, 마지막으로 남는 값과 올바른 기대값을 비교하여 테스트을 행하고 있다.
또한, 이러한 종류의 테스터에 대하여 자세히 진술하고 있는 예로서는, 일본 특개2000-97998호 공보가 있으며, 이 문헌에는, 시스템 LSI 등의 반도체 디바이스를 단시간에 테스트할 수 있는 반도체 시험 장치에 대하여 기재되어 있다.
그런데, 상기한 바와 같은 반도체 집적 회로 장치의 테스트 기술에서는, 다음과 같은 문제점이 있다.
즉, 데이터 핀이 쌍방향이기 때문에, 동일한 테스터 핀에 복수의 반도체 집적 회로 장치를 동시 접속하면, 리드 동작 시에 있어서 각각의 반도체 집적 회로 장치로부터 반환되는 응답 데이터가 경합하게 된다.
따라서, 반도체 집적 회로 장치의 테스트 수가, 테스터에 설치된 인터페이스 회로의 개수에 의해 한정되기 때문에, 그 반도체 집적 회로 장치의 테스트에서의 처리량이 저하된다는 문제가 있다.
또한, 다수개의 반도체 집적 회로 장치를 일괄하여 테스트하는 경우에는, 그 반도체 집적 회로 장치의 핀 수에 따라 다수개의 인터페이스 회로가 필요하게 되어, 테스터의 비용이 크게 상승하게 되는 문제가 있다.
또한, BIST에서는, 테스트에 이용하는 테스트 패턴이 고정화되어, 디바이스 설계 후의 테스트 패턴 추가나 변경이 곤란하여, 테스트 내용에 유연성을 갖게 하는 것이 어렵다고 하는 문제가 있다.
본 발명의 목적은, 다수개의 피시험 디바이스를 일괄하여 고정밀도로 테스트함으로써, 테스트 비용을 대폭 삭감할 수 있는 반도체 검사 장치, 반도체 집적 회로 장치, 검사 방법 및 제조 방법을 제공하는 것에 있다.
본 발명의 반도체 검사 장치는, 반도체 집적 회로 장치를 검사하는 시험 파형, 및 그 시험 파형에 관한 정보를 포함한 패턴 데이터를 생성하는 패턴 생성 회로와, 그 패턴 데이터에 기초하여, 판정 데이터를 발생하는 판정 데이터 발생 회로와, 반도체 집적 회로 장치로부터 출력된 판정 응답 데이터와 판정 데이터 발생 회로가 발생한 판정 데이터를 비교하여, 이들이 일치하고 있는지의 여부를 판정하는 비교 회로를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치는, 테스트 모드의 기간 중에, 내부 회로로부터 출력되는 응답 파형에 기초하여 판정 응답 데이터를 발생하여 출력하는 테스트 회로를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치의 검사 방법은, 하나의 인터페이스 회로에 2 이상의 반도체 집적 회로 장치를 접속하고, 이들 2 이상의 반도체 집적 회로 장치의 내부 회로에 인터페이스 회로를 통해 시험 파형을 입력하며, 내부 회로가 생성한 개개의 반도체 집적 회로 장치에서, 각각의 응답 파형에 기초하여 판정 응답 데이터를 생성·보유하며, 그 개개의 반도체 집적 회로 장치가 생성·보유한 판정 응답 데이터와 사전에 설정되어 있는 판정 데이터를 반도체 집적 회로 장치마다 비교하는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치의 검사 방법은, 하나의 인터페이스 회로에 2 이상의 반도체 집적 회로 장치를 접속하고, 이들 2 이상의 반도체 집적 회로 장치의 내부 회로에 인터페이스 회로를 통해 시험 파형을 입력하며, 내부 회로가 생성한 개개의 반도체 집적 회로 장치에서, 각각의 응답 파형에 기초하여 판정 응답 데이터를 생성·보유하며, 그 개개의 반도체 집적 회로 장치가 생성·보유한 판정 응답 데이터와 기대값으로부터 발생한 판정 데이터를 반도체 집적 회로 장치마다 비교하는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 웨이퍼에 반도체 소자를 실장하는 공정과, 그 반도체 웨이퍼의 스크라이브 에리어를 따라 다이싱하여, 반도체 칩을 개편화하는 공정과, 개편화된 반도체 칩을 이용하여 반도체 집적 회로 장치를 형성하는 공정과, 하나의 인터페이스 회로에 2 이상의 반도체 집적 회로 장치를 접속하고, 이들 2 이상의 반도체 집적 회로 장치의 내부 회로에 인 터페이스 회로를 통해 시험 파형을 입력하며, 내부 회로가 생성한 응답 파형으로부터 각각 발생한 각각의 판정 응답 데이터와 판정 데이터를 비교함으로써 반도체 집적 회로 장치를 검사하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 웨이퍼에 반도체 소자를 실장하여, 반도체 칩을 형성하는 공정과, 하나의 인터페이스 회로에 2 이상의 반도체 칩을 접속하고, 이들 2 이상의 반도체 칩의 내부 회로에 인터페이스 회로를 통해 시험 파형을 입력하며, 내부 회로가 생성한 응답 파형으로부터 각각 발생한 판정 응답 데이터와 판정 데이터를 비교함으로써, 반도체 칩을 검사하는 공정과, 반도체 웨이퍼의 스크라이브 에리어를 따라 다이싱하여, 반도체 칩을 개편화하는 공정과, 개편화된 반도체 칩을 이용하여 반도체 집적 회로 장치를 형성하는 공정을 포함하는 것을 특징으로 한다.
<실시예>
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 테스트 장치의 블록도, 도 2는 본 발명의 일 실시예에 따른 테스트 디바이스에 설치된 테스트 회로의 구성도, 도 3은 도 1의 메모리 테스트 장치에 설치된 시그니쳐 회로의 회로도, 도 4는 도 1의 메모리 테스트 장치에 이용되는 테스트 패턴의 일례를 도시한 구성도, 도 5는 도 4의 테스트 패턴에 의한 동작 타이밍차트, 도 6은 스크리닝 테스트 시에 있어서의 메모리 테스트 장치의 구성도, 도 7은 8비트의 시그니쳐값을 출력하는 시그니쳐 회로의 일례를 도시하는 회로도, 도 8은 도 7의 시그니쳐 회로를 설치한 메모리 테스 트 장치에 의한 테스트 동작의 일례를 도시하는 타이밍차트, 도 9는 프로브 검사 시에 있어서의 메모리 테스트 장치의 구성도, 도 10은 본 발명의 일 실시예에 따른 테스트 회로를 스크라이브 에리어에 형성한 반도체 웨이퍼의 설명도이다.
본 실시예에서, 메모리 테스트 장치(반도체 검사 장치)(1)는, 어드레스, 데이터, 제어 신호 등의 테스트 패턴을, 예를 들면, 동기식 DRAM 등의 피시험품인 테스트 디바이스(반도체 집적 회로 장치) DUT에 입력하고, 출력을 판정함으로써 양품과 불량품을 분별한다.
이 메모리 테스트 장치(1)는, 도 1에 도시한 바와 같이, m개의 인터페이스 회로(2), 모드 레지스터(3), 패턴 발생기(4), 시그니쳐 회로(판정 데이터 발생 회로)(5), 및 비교기(비교 회로)(6) 등으로 구성되어 있다.
인터페이스 회로(2)는, 메모리 테스트 장치(1)와 테스트 디바이스 DUT와의 인터페이스로서, 드라이버(2a)와 비교기(2b)가 이 테스트 디바이스 DUT의 핀 수만큼 각각 설치되어 있다.
입력 패턴은 드라이버(2a)를 통해 테스트 디바이스 DUT의 입력 핀에 입력되며, 그 테스트 디바이스 DUT의 응답 파형은 비교기(2b)에 의해 전압값(L/H) 판정된다.
예를 들면, 테스트 디바이스 DUT의 핀 수가 n핀인 경우, 인터페이스 회로(2)에는 드라이버(2a)와 비교기(2b)가 각각 n개 설치되어 있다.
인터페이스 회로(2)는, 복수개의 테스트 디바이스 DUT를 접속할 수 있는 구성으로 되어 있다. 메모리 테스트 장치(1)에, 예를 들면, 4개의 인터페이스 회로(2)가 구비되어 있다.
예를 들면, 인터페이스 회로(2)에 각각 8개 정도의 테스트 디바이스 DUT가 접속되는 경우, 32개의 테스트 디바이스 DUT가 일괄적으로 테스트된다.
모드 레지스터(3)는, 시그니쳐 회로(5)가 이용될 때의 테스트 모드를 검출하여, 그 테스트 모드를 유지하는 레지스터이다. 패턴 발생기(4)는, 테스트 디바이스 DUT의 입력 핀에 인가하는 인가 패턴, 및 시그니쳐 회로(5)에 인가하는 기대 패턴을 각각 발생한다.
시그니쳐 회로(5)는 선형 귀환 시프트 레지스터 등으로 이루어지는 난수 발생 회로로서, 패턴 발생기(4)로부터 인가된 기대 패턴에 기초하여, n비트의 난수(시그니쳐값)를 발생한다. 비교기(6)는 시그니쳐 회로(5)가 발생한 시그니쳐값(판정 데이터)과 테스트 디바이스 DUT가 발생한 시그니쳐값(판정 응답 데이터)을 비교 판정한다.
또한, 메모리 테스트 장치(1)에 테스트되는 테스트 디바이스 DUT의 내부 구성에 대하여 설명한다.
테스트 디바이스 DUT는, 도 2에 도시한 바와 같이, 내부 회로 CT 및 테스트 회로 T가 구비되어 있다. 내부 회로 CT는 기억의 최소 단위인 메모리 셀이 규칙적으로 어레이 형상으로 배열되어 메모리 어레이 및 로우/컬럼 디코더, 감지 증폭기, 컬럼 어드레스 카운터, 어드레스 버퍼, 컨트롤 회로 등의 주변 회로 등으로 이루어진다.
또한, 테스트 회로 T는, 커맨드 디코드(7), 모드 레지스터(8), 시그니쳐 회 로(판정 응답 데이터 발생기)(9), 및 테스트 설정 제어 회로(10)로 구성되어 있다.
커맨드 디코드(7)는, 메모리 테스트 장치(1)로부터 출력되는 커맨드 계열의 특정 시퀀스를 해석하여, 테스트 모드 및 시그니쳐 판독 모드 등을 검출하고, 모드 레지스터(8)에 테스트 모드 신호, 시그니쳐 판독 모드 신호 등을 각각 설정한다. 모드 레지스터(8)는, 커맨드 디코드(7)가 설정한 테스트 모드 신호, 또는 시그니쳐 판독 모드 신호를 각각 유지한다.
시그니쳐 회로(9)는, 시그니쳐 회로(5)(도 1)와 마찬가지로 난수 발생 회로로서, 내부 회로 CT로부터의 응답 파형에 기초하여, n비트의 난수(시그니쳐값)를 발생한다.
테스트 설정 제어 회로(10)는 드라이버(10a, 10b)와 셀렉터(10c)로 구성되어 있다. 드라이버(10a)는, 메모리 테스트 장치(1)로부터 출력되는 테스트 패턴이나 시퀀스 등을 커맨드 디코드(7) 및 내부 회로 CT로 출력한다.
드라이버(10b)에는 제어 단자가 설치되어 있으며, 모드 레지스터(8)의 신호에 기초하여 셀렉터(10c)를 통과한 신호를 출력 제어한다. 드라이버(10b)는, 테스트 모드 기간, 신호의 출력을 금지함과 함께, 시그니쳐 판독 모드 시에는 셀렉터(10c)를 통해 출력되는 시그니쳐 회로(9)의 시그니쳐값을 메모리 테스트 장치(1)로 출력한다.
셀렉터(10c)의 입력부에는, 시그니쳐 회로(9)의 출력부, 및 내부 회로 CT가 각각 접속되어 있다. 셀렉터(10c)는, 모드 레지스터(8)에 유지되어 있는 신호 상태에 기초하여 접속처를 전환한다.
모드 레지스터(8)가 시그니쳐 판독 모드의 신호를 유지하고 있을 때는, 드라이버(10b)와 시그니쳐 회로(9)가 접속되도록 접속처를 전환하고, 이 시그니쳐 회로(9)로부터 출력되는 시그니쳐값을 선택한다. 또한, 테스트 모드인 경우에는, 내부 회로 CT와 드라이버(10b)가 접속되도록 접속처를 전환한다.
여기서, 시그니쳐 회로(5, 9)의 회로 구성에 대하여 설명한다.
시그니쳐 회로(5, 9)는, 도 3에 도시한 바와 같이, 배타적 논리합 회로 EOR과 플립플롭 FF로 이루어지는 선형 귀환 시프트 레지스터(LFSR : Linear Feed-back Shift Register)로 구성되어 있다.
LFSR에 다입력의 외란을 인가하기 때문에, 각 플립플롭 FF의 입력부에는 배타적 논리합 회로 EOR을 통해 입력을 인가한다. 시프트 레지스터의 몇 개의 특정 플립플롭의 값의 배타적 논리합을 취하여, 시프트 레지스터의 입력 플립플롭에 귀환을 걸어, 난수 계열을 실현한다.
또한, 시그니쳐 회로(5, 9)는, 도 11에 도시한 바와 같이, 테스트 디바이스 DUT에 테스트 모드 설정 입력 핀 TP를 설치하고, 이 테스트 모드 설정 입력 핀 TP를 통해 테스트 모드 등의 커맨드를 입력하도록 해도 된다.
이 경우, 시그니쳐 회로(5, 9)는, 모드 레지스터(8), 시그니쳐 회로(9), 테스트 설정 제어 회로(10), 및 드라이버(11)로 구성된다.
모드 레지스터(8), 시그니쳐 회로(9), 및 테스트 설정 제어 회로(10)의 회로 구성은 도 3과 마찬가지이며, 다른 점은, 드라이버(11)의 입력부가 테스트 모드 설정 입력 핀 TP에 접속되며, 그 드라이버(11)의 출력부가 모드 레지스터(8)에 접속 되어 있는 것이다. 이 테스트 모드 설정 입력 핀 TP를 새롭게 설치함으로써, 커맨드 디코더(7)(도 3)를 불필요하게 할 수 있다.
다음으로, 본 실시예에서의 메모리 테스트 장치(1)의 동작에 대하여, 도 4의 메모리 테스트 장치(1)에 이용되는 테스트 패턴의 일례를 도시한 구성도, 및 도 5의 동작 타이밍차트를 이용하여 설명한다.
여기서는, 메모리 테스트 장치(1)에 m개의 인터페이스 회로(2)가 설치되어 있고, 각각의 인터페이스 회로(2)에는 k개의 테스트 디바이스 DUT가 병렬 접속되어, m×k개의 테스트 디바이스 DUT가 테스트되는 것으로 한다.
또한, 도 4에서는, 좌측으로부터 우측에 걸쳐, 메모리 테스트 장치(1)로부터 테스트 디바이스 DUT로 출력되는 커맨드, 테스트 디바이스 DUT의 데이터 핀의 신호 상태, 테스트 디바이스 DUT에 입출력되는 신호 상태, 및 테스트 디바이스 DUT 내부의 신호 상태를 각각 도시하고 있다.
도 5에서는, 상방으로부터 하방에 걸쳐, 메모리 테스트 장치(1)로부터 테스트 디바이스 DUT로 출력되는 커맨드, 테스트 디바이스 DUT의 데이터 핀의 신호 상태, 테스트 디바이스 DUT 내부의 신호 상태, 및 테스트 디바이스 DUT에 입출력되는 신호 상태를 각각 도시하고 있다.
우선, 메모리 테스트 장치(1)로부터, 테스트 모드 투입을 나타내는 커맨드 'MODE1'이 출력되면, 커맨드 디코더(7)는 테스트 모드 투입을 검출하여, 테스트 모드 신호를 모드 레지스터(8)에 설정한다. 모드 레지스터(8)에 테스트 모드 신호가 설정되면, 드라이버(10b)는 출력 금지로 된다.
그리고, 메모리 테스트 장치(1)로부터는, 라이트 커맨드 'Write', 및 라이트 데이터가 순차적으로 출력된다. 이 라이트 커맨드 'Write'에 의해 테스트 디바이스 DUT가 기입 동작을 실행하여, 라이트 데이터를 메모리 어레이에 기억한다.
기입 동작이 종료되면, 메모리 테스트 장치(1)는 리드 커맨드 'Read'를 출력한다. 테스트 디바이스 DUT는 입력된 리드 커맨드 'Read'에 기초하여 판독 동작을 실행하여, 메모리 어레이에 기입된 정보를 판독한다.
이 때, 드라이버(10b)는 출력 금지로 되어 있기 때문에, 테스트 디바이스 DUT의 데이터 핀은 부유 상태, 즉 하이 임피던스로 되어 있다.
판독된 정보는 내부 회로 CT로부터 시그니쳐 회로(9)에 입력된다. 이 때, 메모리 테스트 장치(1)의 시그니쳐 회로(5)에는, 패턴 발생기(4)가 발생한 기대값(패턴 데이터)이 인가되어 있다.
그리고, 테스트 디바이스 DUT의 판독 동작이 종료되면, 메모리 테스트 장치(1)로부터는 시그니쳐 판독 모드의 커맨드 'MODE2'가 출력된다.
이 커맨드 'MODE2'를 받아, 테스트 디바이스 DUT의 커맨드 디코더(7)는, 모드 레지스터(8)에 시그니쳐 판독 모드 신호를 설정한다. 시그니쳐 판독 모드 신호가 설정되면, 셀렉터(10c)는 시그니쳐 회로(9)와 드라이버(10b)를 접속하도록 접속처를 전환한다. 동시에, 드라이버(10b)의 출력 금지가 해제되어, 시그니쳐 회로(9)가 발생한 시그니쳐값이 메모리 테스트 장치(1)로 출력된다.
또한, 메모리 테스트 장치(1)에서는, 패턴 발생기(4)가 발생한 기대값에 기초하여 시그니쳐 회로(5)가 시그니쳐값을 발생하고 있다. 비교기(6)는, 개개의 테 스트 디바이스 DUT의 시그니쳐 회로(9)가 발생한 시그니쳐값과 메모리 테스트 장치(1)의 시그니쳐 회로(5)가 발생한 시그니쳐값을 순차적으로 비교하여, 이 테스트 디바이스 DUT의 양부를 판정한다.
도 6은 제품으로 된 테스트 디바이스 DUT의 스크리닝 테스트에서의 메모리 테스트 장치(1)의 설명도이다.
메모리 테스트 장치(1)에는, 퍼스널 컴퓨터 PC, 및 테스트 헤드 TH가 각각 접속되어 있다. 퍼스널 컴퓨터 PC는 메모리 테스트 장치(1)의 제어를 담당한다.
테스트 헤드 TH는, 시료용 전원이나 테스트 디바이스 DUT를 탑재하는 테스트 헤드 기판 TK 등이 설치되어 있어, 복수개(m×k개)의 테스트 디바이스 DUT를 직접 탑재한다.
여기서, 메모리 테스트 장치(1), 및 테스트 디바이스 DUT에, 예를 들면, 도 7에 도시한 8비트 정도의 시그니쳐값을 발생하는 시그니쳐 회로(5, 9)를 구비하였을 때의 테스트 동작의 일례에 대하여 설명한다.
도 8은 메모리 테스트 장치(1)의 신호, 및 임의의 테스트 디바이스 DUT1, DUT2의 신호의 타이밍차트이다. 도시한 테스트 디바이스 DUT1은 양품이고, 테스트 디바이스 DUT2는 불량품이다.
또한, 도 8에서는, 상방으로부터 하방에 걸쳐, 메모리 테스트 장치(1)로부터 출력되는 커맨드, 메모리 테스트 장치(1)의 패턴 발생기(4)로부터 출력되는 기대값, 메모리 테스트 장치(1)의 시그니쳐 회로(5)가 발생하는 시그니쳐값, 테스트 디바이스 DUT1의 내부 회로 CT로부터 출력되는 신호, 테스트 디바이스 DUT1의 시그니 쳐 회로(9)가 발생하는 시그니쳐값, 테스트 디바이스 DUT2의 내부 회로 CT로부터 출력되는 신호, 및 테스트 디바이스 DUT2의 시그니쳐 회로(9)가 발생하는 시그니쳐값을 각각 도시하고 있다.
메모리 테스트 장치(1)로부터는, 테스트 모드 투입을 나타내는 커맨드 'MODE1'이 출력된 후, 라이트 커맨드 'Write', 및 라이트 데이터가 순차적으로 출력된다. 이 라이트 커맨드 'Write'에 의해 테스트 디바이스 DUT가 기입 동작을 실행하여, 라이트 데이터를 메모리 어레이에 기억한다.
이 때, 메모리 테스트 장치(1)에서는, 패턴 발생기(4)로부터 출력된 기대값에 기초하여, 시그니쳐 회로(5)가 시그니쳐값을 발생한다.
그리고, 기입 동작이 종료되면, 메모리 테스트 장치(1)는, 리드 커맨드 'Read'를 출력하고, 그 리드 커맨드 'Read'에 기초하여 테스트 디바이스 DUT1, DUT2는 판독 동작을 각각 실행하여, 메모리 어레이에 기입된 정보를 판독한다.
판독된 정보는, 테스트 디바이스 DUT1, DUT2의 내부 회로 CT로부터 시그니쳐 회로(9)에 각각 입력되며, 그 시그니쳐 회로(9)가 시그니쳐값을 발생한다.
이 경우, 도 8에서, 테스트 디바이스 DUT1의 내부 회로 CT의 출력은, 패턴 발생기(4)가 발생한 기대값과 동일하지만, 테스트 디바이스 DUT2에서는, 내부 회로 CT가 출력하는 3사이클째의 출력 C1에 오류가 있다. 따라서, 테스트 디바이스 DUT2에서의 시그니쳐 회로(9)의 값의 계열이 변화되게 된다.
이에 의해, 시그니쳐 회로(5)의 최종적인 시그니쳐값이 'A5'인 데 대하여, 테스트 디바이스 DUT2의 시그니쳐값은 '2D'로 되어 있어, 일련의 응답에 오류가 있 는 것을 알 수 있다.
다음으로, 도 9는 반도체 웨이퍼에 형성된 반도체 칩(테스트 디바이스 DUT)의 전기적 시험을 행하는 프로브 테스트에서의 메모리 테스트 장치(1)의 설명도이다.
이 경우, 메모리 테스트 장치(1)에는, 퍼스널 컴퓨터 PC, 및 프로브 카드 P가 각각 접속되어 있다. 퍼스널 컴퓨터 PC는 메모리 테스트 장치(1)의 제어를 담당한다.
프로브 카드 P에는, 반도체 웨이퍼 W의 반도체 칩에 형성된 전극부의 배치에 맞춘 도전성의 니들 NL이 배열되어 있다. 그리고, 프로브 카드에 배열된 니들을 반도체 칩의 전극부에 접촉시켜 테스트 디바이스 DUT의 테스트를 행한다.
또한, 반도체 웨이퍼 W에서는, 도 10에 도시한 바와 같이, 각각의 반도체 칩 CH를 개개로 절단하기 위한 절단 마진인 스크라이브 에리어 SA에 테스트 회로 T를 형성하도록 해도 된다.
스크라이브 에리어 SA에 테스트 회로 T를 형성함으로써, 프로브 테스트 시, 테스트 디바이스에 테스트 회로가 불필요하게 되어, 그 테스트 디바이스를 소형화할 수 있다.
그에 의해, 본 실시예에 따르면, 인터페이스 회로(2)에 복수개의 테스트 디바이스 DUT를 접속하여 테스트할 수 있기 때문에, 그 테스트 디바이스 DUT의 테스트 효율을 대폭 향상시킬 수 있다.
또한, 인터페이스 회로(2)의 개수를 증가시키지 않아도 되기 때문에, 메모리 테스트 장치(1)의 비용을 억제할 수 있다.
본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시예에서는, 테스트 디바이스에 테스트 회로를 설치한 경우에 대해 설명하였지만, 스크리닝 테스트 시에는, 도 12에 도시한 바와 같이, 테스트 디바이스 내가 아니라, 테스트 헤드에 설치된 테스트 헤드 기판 TK에 테스트 회로 T를 형성하도록 해도 된다.
도 12의 상방에 도시한 테스트 회로 T는, 테스트 디바이스에 테스트 모드 설정 입력 핀이 설치되어 있지 않은 경우의 회로예이며, 회로 구성은 도 2의 테스트 회로 T와 동일하다
또한, 하방에 도시한 테스트 회로 T는, 테스트 디바이스에 테스트 모드 설정 입력 핀을 설치한 경우의 회로예이며, 회로 구성은 도 11의 회로 구성과 마찬가지이다.
이에 의해, 테스트 디바이스에 테스트 회로가 불필요하게 되어, 그 테스트 디바이스를 소형화할 수 있다.
또한, 상기 실시예에 따르면, 메모리 테스트 장치와 테스트 디바이스에 테스트 회로를 각각 설치한 구성으로 하였지만, 테스트 회로는 테스트 디바이스에만 설치하는 구성으로 해도 된다.
이 경우, 메모리 테스트 장치에는 사전에 확인용 데이터를 저장하고, 비교기는, 테스트 디바이스의 시그니쳐 회로가 발생한 시그니쳐값과 그 확인용 데이터를 비교함으로써, 테스트 디바이스의 양부를 판단한다.
또한, 상기 실시예에서는, 메모리 테스트 장치와 테스트 디바이스에 난수를 발생하는 시그니쳐 회로를 설치한 구성으로 하였지만, 이 시그니쳐 회로는, 기대값, 및 내부 회로 CT로부터의 응답 파형을 각각 누적하여 출력하는 누적 회로로 해도 된다.
본 발명에 따르면, 다수개의 반도체 집적 회로 장치를 단시간에, 효율적으로 테스트할 수 있다.
또한, 본 발명에서는, 반도체 검사 장치의 소형화 및 저비용화를 실현할 수 있다.
또한, 본 발명에서는, 반도체 집적 회로 장치의 제조 처리량을 향상시킬 수 있다.

Claims (24)

  1. 복수의 메모리 셀로 이루어지는 메모리 어레이를 각각 포함하는 복수의 반도체 집적 회로 장치를 검사하는 반도체 검사 장치로서,
    상기 복수의 반도체 집적 회로 장치 각각의 데이터 핀이 접속되는 인터페이스 회로와,
    사이클마다 변화하는 복수의 시험 파형의 계열로 이루어지는 시험 패턴과, 상기 반도체 집적 회로 장치의 양품의 상기 메모리 어레이에 기억된 해당 시험 패턴을 해당 양품의 메모리 어레이로부터 해당 사이클마다 판독할 때에 기대되는 파형의 계열로 이루어지는 기대 패턴을 생성하는 패턴 발생기와,
    상기 패턴 발생기로부터 상기 기대 패턴을 받아, 해당 기대 패턴의 상기 파형마다 난수를 발생시켜, 그 최종적인 값을 판정 데이터로서 생성하는 판정 데이터 생성 회로와,
    상기 복수의 반도체 집적 회로 장치 각각에서 생성된, 상기 메모리 어레이에 기억된 상기 시험 패턴을 상기 사이클마다 판독하여 얻어진 파형의 계열로 이루어지는 출력 패턴에 기초하는 응답 데이터와, 상기 판정 데이터를 비교하는 비교 회로
    를 포함하고,
    상기 시험 패턴을 상기 복수의 반도체 집적 회로 장치 각각의 상기 메모리 어레이에 상기 인터페이스 회로로부터 각각의 데이터 핀을 통해서 입력하고,
    상기 복수의 반도체 집적 회로 장치 각각에 있어서, 상기 출력 패턴의 상기 파형마다 생성된 난수의 최종적인 값으로서 생성된 상기 응답 데이터를, 해당 반도체 집적 회로 장치 각각으로부터 상기 인터페이스 회로를 통해서 상기 비교 회로에 순서대로 입력하고, 또한 상기 복수의 반도체 집적 회로 장치마다 상기 응답 데이터와 상기 판정 데이터를 비교하여, 그 양부 판정을 행하는 것을 특징으로 하는 반도체 검사 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 판정 데이터 발생 회로는, 이에 순서대로 입력되는 상기 기대 패턴의 상기 파형의 배타적 논리합을 취하는 것에 의해, 상기 난수를 발생시키는 것을 특징으로 하는 반도체 검사 장치.
  4. 데이터 핀을 통해서 외부와 접속되고 또한 복수의 메모리 셀로 이루어지는 메모리 어레이와,
    사이클마다 변화하는 복수의 시험 파형의 계열로 이루어지는 시험 패턴의 상기 메모리 어레이로의 입력에 수반하는 테스트 기간에 있어서, 상기 데이터 핀으로부터의 신호 출력을 금지하는 드라이버와,
    상기 테스트 기간에 있어서, 상기 메모리 어레이로부터 상기 사이클마다 판독되는 파형이 순서대로 입력되고, 또한 해당 파형마다 난수를 발생시켜, 그 최종적인 값을 응답 데이터로서 생성하는 테스트 회로와,
    상기 테스트 기간의 종료 시에 상기 드라이버에 의한 상기 신호 출력의 금지를 해제하고, 또한 상기 테스트 회로로 생성한 상기 응답 데이터를, 해당 드라이버를 통해서 상기 외부에 출력하는 셀렉터
    포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 삭제
  6. 제4항에 있어서,
    상기 시험 패턴의 상기 데이터 핀으로의 입력전 또는 입력후에 해당 데이터 핀에 입력되는 커맨드 계열에 따라서 상기 드라이버 및 상기 셀렉터를 제어하는 모드 레지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 삭제
  8. 제4항에 있어서,
    상기 테스트 회로는, 이에 상기 사이클마다 입력되는 상기 파형의 배타적 논리합을 취하는 것에 의해, 상기 난수를 발생시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 복수의 메모리 셀로 이루어진 메모리 어레이를 각각 포함하는 복수의 반도체 집적 회로 장치의 검사 방법으로서,
    사이클마다 변화하는 복수의 시험 파형의 계열로 이루어진 시험 패턴을 상기 복수의 반도체 집적 회로 장치 각각의 상기 메모리 어레이에 기억시키는 제1 공정과,
    상기 복수의 반도체 집적 회로 장치 각각의 내부에 있어서, 상기 시험 패턴을 기억한 상기 메모리 어레이로부터 상기 사이클마다 변화하는 응답 파형의 계열로 이루어진 출력 패턴을 판독하고, 해당 출력 패턴의 해당 응답 파형마다 난수를 발생시켜, 해당 난수의 최후의 값을 응답 데이터로서 보유하는 제2 공정과,
    상기 복수의 반도체 집적 회로 장치마다, 상기 응답 데이터와 판정 데이터를 비교하고, 해당 반도체 집적 회로 장치 각각의 양부(良否)를 판정하는 제3 공정을 순차적으로 행하고,
    상기 판정 데이터는, 상기 시험 패턴을 기억시킨 상기 반도체 집적 회로 장치의 양품인 메모리 어레이로부터 해당 시험 패턴을 상기 사이클마다 판독했을때에 기대되는 파형의 계열로 이루어진 기대 패턴을 생성하고, 해당 기대 패턴의 파형 마다 발생되는 난수의 최후의 값으로서 설정되는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서,
    상기 응답 데이터는, 상기 반도체 집적 회로 장치 각각에 설치된 테스트 회로에 상기 출력 패턴의 상기 응답 파형을 상기 사이클마다 순서대로 입력하고, 해당 테스트 회로에 순서대로 입력되는 해당 응답 파형의 배타적 논리합을 취함으로써 발생된 상기 난수의 상기 최후의 값으로서 설정되는 것을 특징으로 하는 반도체집적 회로 장치의 검사 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제3항에 있어서,
    상기 판정 데이터 발생 회로는, 상기 기대 패턴의 상기 파형이 입력되는 배타적 논리합 회로와 그 후단에 설치한 플립플롭을 복수개 직렬로 나열하여 구성되는 선형 귀환 시프트 레지스터인 것을 특징으로 하는 반도체 검사 장치.
  18. 제6항에 있어서,
    상기 커맨드 계열의 시퀀스를 해석하는 커맨드 디코드를 포함하고, 상기 모드 레지스터는 해당 커맨드 디코드의 출력에 따라서 상기 드라이버 및 상기 셀렉터를 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제8항에 있어서,
    상기 테스트 회로는, 상기 메모리 어레이로부터 상기 사이클마다 상기 파형이 입력되는 배타적 논리합 회로와 그 후단에 설치한 플립플롭을 복수개 직렬로 나열하여 구성되는 선형 귀환 시프트 레지스터인 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제9항에 있어서,
    상기 판정 데이터는, 상기 제1 공정으로부터 상기 제3 공정에 이르는 반도체 집적 회로 장치의 검사에 대하여, 미리 설정되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
  21. 제9항에 있어서,
    상기 제1 공정에서의 상기 시험 패턴의 생성과 상기 제3 공정에서의 상기 응답 데이터와 상기 판정 데이터와의 비교에 의한 상기 복수의 반도체 집적 회로 장치의 양부 판정을 반도체 검사 장치로 행하고,
    해당 복수의 반도체 집적 회로 장치가 접속된 해당 반도체 검사 장치의 1개의 인터페이스 회로를 통해서 해당 시험 패턴을 해당 반도체 집적 회로 장치 각각에 입력하고 또한 해당 반도체 집적 회로 장치 각각으로부터 해당 응답 데이터를 해당 반도체 검사 장치에 입력하는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
  22. 제21항에 있어서,
    상기 판정 데이터는, 상기 반도체 검사 장치에 있어서, 미리 설정되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
  23. 제21항에 있어서,
    상기 판정 데이터는, 상기 제2 공정에 있어서, 상기 반도체 검사 장치로 상기 시험 패턴에 기초하여 발생되는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
  24. 제12항에 있어서,
    상기 제1 공정에서의 상기 시험 패턴의 생성을 반도체 검사 장치로 행하고,
    상기 판정 데이터를 상기 반도체 검사 장치에 설치된 판정 데이터 발생 회로에 상기 기대 패턴의 파형을 상기 사이클마다 순서대로 입력하여, 판정 데이터 발생 회로에 순서대로 입력되는 해당 파형의 배타적 논리합을 취함으로써 발생된 상기 난수의 상기 최후의 값으로서 설정되는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
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