TWI412773B

TWI412773B - 多驅動器交叉連接之記憶體測試裝置及其使用方法

Info

Publication number: TWI412773B
Application number: TW100122498A
Authority: TW
Inventors: Chih Hui Yeh
Original assignee: Powertech Technology Inc
Priority date: 2011-06-27
Filing date: 2011-06-27
Publication date: 2013-10-21
Also published as: US20120327729A1; TW201300805A; US8559252B2

Description

多驅動器交叉連接之記憶體測試裝置及其使用方法

本發明係有關於半導體裝置之測試技術，特別係有關於一種多驅動器交叉連接之記憶體測試裝置。

按，各式電子產品中都需要記憶體，其中DDR SDRAM是一種同步隨機存取記憶體，在每個電腦時脈周期能支援兩個資料運作，以提高資料的傳輸量。隨著技術的進步，DDR SDRAM記憶體已演進到DDR2與DDR3甚至更高，其資料傳輸速率(Data Rate)已由早期的DDR 333/400 MH提高為DDR2 800MHz、DDR3 1333 MHz，未來也會有更高的資料傳輸速率。而隨著頻率的提昇，用測試半導體記憶體的測試機台也必須作對應的匹配。

測試機，例如：愛德萬公司所產製之Advantest T5503，提供有多個測試站，能產生測試型樣(test pattern)，須配合適當設計的專用治具的結合才可以寫入與讀取至待測記憶體元件。通常，測試治具包含測試頭(test head)、共用電路模組與插座模組。測試頭20內具有驅動器和比較器等元件，作為訊號驅動和比較之用。共用電路模組內設有導線，例如同軸纜線(coaxial cable)或是印刷電路板之導線，其係連接電路模組與插座模組之用。插座模組具有裝設有複數個插座連接器之電路板，用以裝載待測記憶體元件，通稱為待測元件(device-under-test，DUT)。此外，共用電路模組與插座模組亦可整合為一電路板。

習知DRAM記憶體元件的接腳有輸入接腳(input pin)與輸入/輸出接腳(IO pin)之分。即使相同的接腳位置與外觀形狀，習知DRAM記憶體元件的輸入接腳(input pin)與輸入/輸出接腳(IO pin)仍有4與8位元的差異。

發明人於我國專利I260415號(同美國專利6,952,111 B1)提出一測試裝置，依其所教示內容，輸入接腳因不需要考慮訊號輸出，測試治具的電路結構可較為簡單地設計為共用，即利用一驅動器驅動控制兩待測記憶體元件的訊號輸入(如該前案之圖三結構)。然，針對不同位元的輸入/輸出接腳，目前的作法是測試治具必須準備兩套，每一驅動器以固定的專屬導線對應連接一待測記憶體元件之固定位元的輸入/輸出接腳(如該前案之圖五結構)，依接腳傳輸位元之不同規格而切換測試治具，此將不但增加測試設備的建購成本，同時也因不同位元測試時測試治具的切換造成測試效率的降低。此外，該前案發明創作的圖六與圖七、八結構中雖揭示出一種測試裝置連接至輸入接腳之共用電路以及連接至輸入/輸出接腳之共用電路，其中針對輸入/輸出接腳之共用電路，乃利用一匯流排之導線耦接在不同測試區之輸入/輸出接腳之間，再分別耦接至驅動器與比較器。此外，在未測試的測試區內待測記憶體元件的輸入/輸出接腳為空腳。

有鑒於此，本發明之主要目的係在於提供一種多驅動器交叉連接之記憶體測試裝置，通用於不同輸入/輸出位元(例如4位元與8位元)待測記憶體元件的測試，而不需要更換測試治具。

本發明之次一目的係在於提供一種多驅動器交叉連接之記憶體測試裝置，可將測試型樣訊號同步寫入多個待測記憶體元件再分區讀取，測試過程中不需要移除待測記憶體元件且不需要減少元件裝載數量。

本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種多驅動器交叉連接之記憶體測試裝置包含一第一接腳導線匯流排與一第二接腳導線匯流排、一第三接腳導線匯流排與一第四接腳導線匯流排、一第一組輸入輸出驅動模組匯流排、一第一終端器匯流排、一第二組輸入輸出驅動模組匯流排以及一第二終端器匯流排。該第一接腳導線匯流排與該第二接腳導線匯流排係連接至一第一測試區。該第三接腳導線匯流排與該第四接腳導線匯流排係連接至一第二測試區。該第一組輸入輸出驅動模組匯流排係經由一第一驅動導線匯流排耦接至該第一接腳導線匯流排，並且該第四接腳導線匯流排係Y形耦接於該第一驅動導線匯流排與該第一接腳導線匯流排之間節點。該第一終端器匯流排係經由一第一接地導線匯流排耦接至該第一驅動導線匯流排。該第二組輸入輸出驅動模組匯流排係經由一第二驅動導線匯流排耦接至該第三接腳導線匯流排，並且該第二接腳導線匯流排係Y形耦接於該第二驅動導線匯流排與該第三接腳導線匯流排之間節點。該第二終端器匯流排係經由一第二接地導線匯流排耦接至該第二驅動導線匯流排。

本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。

在前述的多驅動器交叉連接之記憶體測試裝置中，該第一終端器匯流排係可鄰靠該第一組輸入輸出驅動模組匯流排，該第二終端器匯流排係可鄰靠該第二組輸入輸出驅動模組匯流排。

在前述的多驅動器交叉連接之記憶體測試裝置中，該第四接腳導線匯流排係可與該第一接腳導線匯流排為等長。

在前述的多驅動器交叉連接之記憶體測試裝置中，該第二接腳導線匯流排係可與該第三接腳導線匯流排為等長。

由以上技術方案可以看出，本發明之多驅動器交叉連接之記憶體測試裝置，具有以下優點與功效：

一、可藉由部分接腳導線匯流排分叉連接兩驅動器作為其中之一技術手段，通用於不同輸入/輸出位元(例如4位元與8位元)待測記憶體元件的測試，而不需要更換測試治具。

二、可藉由部分接腳導線匯流排分叉連接兩驅動器作為其中之一技術手段，可將測試型樣訊號同步寫入多個待測記憶體元件再分區讀取，測試過程中不需要移除待測記憶體元件且不需要減少元件裝載數量。

以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。

依據本發明之一具體實施例，一種多驅動器交叉連接之記憶體測試裝置舉例說明於第1至4圖不同模式之示意圖。本發明之多驅動器交叉連接之記憶體測試裝置係應用於測試記憶體元件之輸入/輸出接腳，而裝設於一測試治具內。該記憶體測試裝置係包含一第一接腳導線匯流排111與一第二接腳導線匯流排112、一第三接腳導線匯流排113與一第四接腳導線匯流排114、一第一組輸入輸出驅動模組匯流排130、一第一終端器匯流排132、一第二組輸入輸出驅動模組匯流排140以及一第二終端器匯流排142。

該第一接腳導線匯流排111與該第二接腳導線匯流排112係連接至一第一測試區121。該第一測試區121之位置係對應於一插座連接器，用以裝載並導接一第一待測記憶體元件。其中，該第一待測記憶體元件係具有輸入/輸出接腳DQ 0~3與DQ 4~7，當4位元的應用時，輸入/輸出接腳DQ 0~3共四個供4位元之訊號輸入/輸出；當8位元的應用時，輸入/輸出接腳DQ 0~3與DQ 4~7共八個供8位元之訊號輸入/輸出。該第一接腳導線匯流排111係為耦接至第一待測記憶體元件之輸入/輸出接腳DQ 0~3之導線表示，該第二接腳導線匯流排112係為耦接至第一待測記憶體元件之輸入/輸出接腳DQ 4~7之導線表示。

該第三接腳導線匯流排113與該第四接腳導線匯流排114係連接至一第二測試區122。該第二測試區122之位置係對應於一插座連接器，用以裝載並導接一第二待測記憶體元件。其中，與第一待測記憶體元件相同地，該第二待測記憶體元件亦具有輸入/輸出接腳DQ 0~3與DQ 4~7。該第三接腳導線匯流排113係為耦接至第二待測記憶體元件之輸入/輸出接腳DQ 0~3之導線表示，該第四接腳導線匯流排114係為耦接至第二待測記憶體元件之輸入/輸出接腳DQ 4~7之導線表示。

該第一組輸入輸出驅動模組匯流排130係經由一第一驅動導線匯流排131耦接至該第一接腳導線匯流排111，並且該第四接腳導線匯流排114係Y形耦接於該第一驅動導線匯流排131與該第一接腳導線匯流排111之間節點115。即在本實施例之測試過程中，該第一組輸入輸出驅動模組匯流排130係耦接至該第一測試區121內第一待測記憶體元件之輸入/輸出接腳DQ 0~3與該第二測試區122內第二待測記憶體元件之輸入/輸出接腳DQ 4~7。該第一組輸入輸出驅動模組匯流排130係包含有一輸入驅動器134與一輸出接受器135，用以驅動一測試型樣信號(PAT)之輸入與輸出。此外，該第一終端器匯流排132係經由一第一接地導線匯流排133耦接至該第一驅動導線匯流排131。該第一終端器匯流排132係具有一電壓終端件匯流排132A，其係串接在一電阻匯流排132B與一接地132C之間。當於讀取模式下，致能該第一終端器匯流排132以耦接至該第一測試區121內第一待測記憶體元件之輸入/輸出接腳DQ 0~3與該第二測試區122內第二待測記憶體元件之輸入/輸出接腳DQ 4~7。

該第二組輸入輸出驅動模組匯流排140係經由一第二驅動導線匯流排141耦接至該第三接腳導線匯流排113，並且該第二接腳導線匯流排112係Y形耦接於該第二驅動導線匯流排141與該第三接腳導線匯流排113之間節點116。即在本實施例之測試過程中，該第二組輸入輸出驅動模組匯流排140係耦接至該第一測試區121內第一待測記憶體元件之輸入/輸出接腳DQ 4~7與該第二測試區122內第二待測記憶體元件之輸入/輸出接腳DQ 0~3。該第二組輸入輸出驅動模組匯流排140之結構係可與該第一組輸入輸出驅動模組匯流排130相同。此外，該第二終端器匯流排142係經由一第二接地導線匯流排143耦接至該第二驅動導線匯流排141。該第二終端器匯流排142之結構係可該第一終端器匯流排132相同，包含一串接在電阻匯流排與接地之間之電壓終端件匯流排。當於讀取模式下，致能該第二終端器匯流排142以耦接至該第一測試區121內第一待測記憶體元件之輸入/輸出接腳DQ 4~7與該第二測試區122內第二待測記憶體元件之輸入/輸出接腳DQ 0~3。在本實施例中，該第一終端器匯流排132係鄰靠該第一組輸入輸出驅動模組匯流排130，該第二終端器匯流排142係鄰靠該第二組輸入輸出驅動模組匯流排140，以有效縮短該第一接地導線匯流排133與該第二接地導線匯流排143之長度。

如第1圖所示，該記憶體測試裝置係可適用於4個輸入/輸出位元的測試模式(x4 Test Mode)記憶體測試。於4位元之寫入模式中，由該第一組輸入輸出驅動模組匯流排130輸入之測試型樣信號(PAT)可經由第一驅動導線匯流排131與第一接腳導線匯流排111輸入至該第一測試區121內之DQ 0~3接腳；由該第二組輸入輸出驅動模組匯流排140輸出之測試型樣信號(PAT)可經由第二驅動導線匯流排141與第三接腳導線匯流排113輸入至該第二測試區122內之DQ 0~3接腳，即達到多個待測記憶體元件之4位元測試模式(x4 Test Mode)寫入，其中該第一測試區121與該第二測試區122內之DQ 4~7接腳為非致能腳位，故第1圖中以反黑表示。同樣地，於4位元之讀取模式中，寫入於待測記憶體元件內之測試型樣信號(PAT)亦可由該些測試區121、122內之DQ 0~3接腳經過耦接導線傳輸至對應之輸入輸出驅動模組匯流排130或140。故，第一驅動導線匯流排131與第一接腳導線匯流排111的連接以及第二驅動導線匯流排141與第三接腳導線匯流排113的連接皆以雙箭頭表示信號的雙向傳輸。

如第2圖所示，該記憶體測試裝置係可適用於8個輸入/輸出位元的記憶體測試。首先，該第一測試區121內裝載有一第一待測記憶體元件，該第二測試區122內裝載有一第二待測記憶體元件。於8位元之寫入模式中，由該第一組輸入輸出驅動模組匯流排130輸入之測試型樣信號(PAT)可經由第一驅動導線匯流排131與第一接腳導線匯流排111輸入至該第一測試區121內之DQ 0~3接腳，同時亦經由第一驅動導線匯流排131與Y形耦接之第四接腳導線匯流排114輸入至該第二測試區122內之DQ 4~7接腳。此外，由該第二組輸入輸出驅動模組匯流排140輸入之測試型樣信號(PAT)可經由第二驅動導線匯流排141與第三接腳導線匯流排113輸入至該第二測試區122內之DQ 0~3接腳，同時亦經由第二驅動導線匯流排141與Y形耦接之第二接腳導線匯流排112輸入至該第一測試區121內之DQ 4~7接腳。藉此，達到多個待測記憶體元件之8位元交叉且同步的寫入。故，第一接腳導線匯流排111、第二接腳導線匯流排112、第三接腳導線匯流排113與第四接腳導線匯流排114的輸入端皆以單箭頭表示8位元信號的寫入路徑。特別的是，輸入至第二接腳導線匯流排112與第四接腳導線匯流排114之測試型樣信號(PAT)不是來自對應連接之驅動器，而是分別來自交叉連接之該第二組輸入輸出驅動模組匯流排140與該第一組輸入輸出驅動模組匯流排130。

此外，較佳地，該第四接腳導線匯流排114係可與該第一接腳導線匯流排111為等長。藉此，由該第一組輸入輸出驅動模組匯流排130輸出之測試型樣信號(PAT)可在無信號延遲的時間差異的狀態下同時傳輸至該第一測試區121內之DQ 0~3接腳與第二測試區122內之DQ 4~7接腳，以避免訊號到兩測試區會有不同步現象。尤佳地，該第二接腳導線匯流排112亦可與該第三接腳導線匯流排113為等長，亦可使由第二組輸入輸出驅動模組匯流排140輸出之測試型樣信號(PAT)可在無信號延遲的時間差異的狀態下同時傳輸至該第一測試區121內之DQ 4~7接腳與第二測試區內122之DQ 0~3接腳，以避免訊號到兩測試區會有不同步現象。

如第3圖所示者為該記憶體測試裝置在8個輸入/輸出位元的記憶體測試中8位元之分區讀取模式中，首先關閉該第二測試區122之致能訊號(CS)，原由該第一組輸入輸出驅動模組匯流排輸入之測試型樣信號(PAT)係利用位於第一測試區121內的DQ 0~3接腳、經過耦接之第一接腳導線匯流排111與第一驅動導線匯流排131、輸出至該第一組輸入輸出驅動模組匯流排130。而另一測試型樣信號(PAT)由位於第一測試區121內的DQ 4~7接腳、經過耦接之第二接腳導線匯流排112與第二驅動導線匯流排141、輸出至該第二組輸入輸出驅動模組匯流排140，藉以完成第一待測記憶體元件之8位元讀取測試。

之後，如第4圖所示，開啟該第二測試區122並關閉該第一測試區121之致能訊號(CS)，一測試型樣信號(PAT)由位於第二測試區122內的DQ 0~3接腳、經過耦接之第三接腳導線匯流排113與第二驅動導線匯流排141、輸出至該第二組輸入輸出驅動模組匯流排140。而另一測試型樣信號(PAT)由位於第二測試區122內的DQ 4~7接腳、經過耦接之第四接腳導線匯流排114與第一驅動導線匯流排131、輸出至該第一組輸入輸出驅動模組匯流排130，藉以完成第二待測記憶體元件之8位元讀取測試。

因此，本發明之多驅動器交叉連接之記憶體測試裝置能通用於不同輸入/輸出位元(例如4位元測試模式(4 bits Test Mode)與8位元)待測記憶體元件的測試，而不需要更換測試治具。並且，可將測試型樣訊號同步寫入多個待測記憶體元件再分區讀取，測試過程中不需要移除待測記憶體元件且不需要減少元件裝載數量。

此外，本發明並不限定於4與8位元測試模式之共用，當每一導線匯流排的導線數量由4個增加8個，則可以達到8與16位元測試模式之共用..等可依此類推。

以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。

111．．．第一接腳導線匯流排

112．．．第二接腳導線匯流排

113．．．第三接腳導線匯流排

114．．．第四接腳導線匯流排

115、116．．．節點

121．．．第一測試區

122．．．第二測試區

130．．．第一組輸入輸出驅動模組匯流排

131．．．第一驅動導線匯流排

132．．．第一終端器匯流排

132A．．．電壓終端件匯流排

132B．．．電阻匯流排

132C．．．接地

133．．．第一接地導線匯流排

134．．．輸入驅動器

135．．．輸出接受器

140．．．第二組輸入輸出驅動模組匯流排

141．．．第二驅動導線匯流排

142．．．第二終端器匯流排

143．．．第二接地導線匯流排

DQ 0~3、DQ 4~7．．．輸入/輸出接腳

第1圖：依據本發明之一具體實施例繪示於讀/寫4位元測試模式(4 bits Test Mode)輸入/輸出接腳時的多驅動器交叉連接之記憶體測試裝置之電路示意圖。

第2圖：依據本發明之一具體實施例繪示於寫入8位元輸入/輸出接腳時(即8位元同步輸入模式)的多驅動器交叉連接之記憶體測試裝置之電路示意圖。

第3圖：依據本發明之一具體實施例繪示於讀取第一測試區內8位元輸入/輸出接腳時(即8位元輸出模式之第一次分區操作)的多驅動器交叉連接之記憶體測試裝置之電路示意圖。

第4圖：依據本發明之一具體實施例繪示於讀取第二測試區內8位元輸入/輸出接腳時(即8位元輸出模式之第二次分區操作)的多驅動器交叉連接之記憶體測試裝置之電路示意圖。

111‧‧‧第一接腳導線匯流排

112‧‧‧第二接腳導線匯流排

113‧‧‧第三接腳導線匯流排

114‧‧‧第四接腳導線匯流排

115、116‧‧‧節點

121‧‧‧第一測試區

122‧‧‧第二測試區

130‧‧‧第一組輸入輸出驅動模組匯流排

131‧‧‧第一驅動導線匯流排

132‧‧‧第一終端器匯流排

133‧‧‧第一接地導線匯流排

140‧‧‧第二組輸入輸出驅動模組匯流排

141‧‧‧第二驅動導線匯流排

142‧‧‧第二終端器匯流排

143‧‧‧第二接地導線匯流排

DQ 0~3、DQ 4~7‧‧‧輸入/輸出接腳

Claims

一種多驅動器交叉連接之記憶體測試裝置，包含：一第一接腳導線匯流排與一第二接腳導線匯流排，係連接至一第一測試區；一第三接腳導線匯流排與一第四接腳導線匯流排，係連接至一第二測試區；一第一組輸入輸出驅動模組，係經由一第一驅動導線匯流排耦接至該第一接腳導線匯流排，並且該第四接腳導線匯流排係Y形耦接於該第一驅動導線匯流排與該第一接腳導線匯流排之間節點；一第一終端器匯流排，係經由一第一接地導線匯流排耦接至該第一驅動導線匯流排；一第二組輸入輸出驅動模組，係經由一第二驅動導線匯流排耦接至該第三接腳導線匯流排，並且該第二接腳導線匯流排係Y形耦接於該第二驅動導線匯流排與該第三接腳導線匯流排之間節點；以及一第二終端器匯流排，係經由一第二接地導線匯流排耦接至該第二驅動導線匯流排；其中每一之用以裝載於該第一測試區內之一第一待測記憶體元件與用以裝載於該第二測試區內之一第二待測記憶體元件係各具有複數個第一輸入/輸出接腳與複數個第二輸入/輸出接腳；其中該第一待測記憶體元件連接於該第一接腳導線匯流排之該些第一輸入/輸出接腳在腳位定義上係不同於該第二待測記憶體元件連接於該第四接腳導線匯流排之該些第二輸入/輸出接腳，其中該第一接腳導線匯流排與該第四接腳導線匯流排係連接至該第一組輸入輸出驅動模組；並且，其中該第一待測記憶體元件連接於該第二接腳導線匯流排之該些第二輸入/輸出接腳在腳位定義上係不同於該第二待測記憶體元件連接於該第三接腳導線匯流排之該些第一輸入/輸出接腳，其中該第二接腳導線匯流排與該第三接腳導線匯流排係連接至該第二組輸入輸出驅動模組。
根據申請專利範圍第1項之多驅動器交叉連接之記憶體測試裝置，其中該第一終端器匯流排係鄰靠該第一組輸入輸出驅動模組，該第二終端器匯流排係鄰靠該第二組輸入輸出驅動模組。
根據申請專利範圍第1或2項之多驅動器交叉連接之記憶體測試裝置，其中該第四接腳導線匯流排係與該第一接腳導線匯流排為等長。
根據申請專利範圍第3項之多驅動器交叉連接之記憶體測試裝置，其中該第二接腳導線匯流排係與該第三接腳導線匯流排為等長。
一種測試方法，包含：提供一記憶體測試裝置，包含：一第一接腳導線匯流排與一第二接腳導線匯流排，係連接至一第一測試區；一第三接腳導線匯流排與一第四接腳導線匯流排，係連接至一第二測試區；一第一組輸入輸出驅動模組匯流排，係經由一第一驅動導線匯流排耦接至該第一接腳導線匯流排，並且該第四接腳導線匯流排係Y形耦接於該第一驅動導線匯流排與該第一接腳導線匯流排之間節點；一第一終端器匯流排，係經由一第一接地導線匯流排耦接至該第一驅動導線匯流排；一第二組輸入輸出驅動模組，係經由一第二驅動導線匯流排耦接至該第三接腳導線匯流排，並且該第二接腳導線匯流排係Y形耦接於該第二驅動導線匯流排與該第三接腳導線匯流排之間節點；以及一第二終端器匯流排，係經由一第二接地導線匯流排耦接至該第二驅動導線匯流排；其中每一之用以裝載於該第一測試區內之一第一待測記憶體元件與用以裝載於該第二測試區內之一第二待測記憶體元件係各具有複數個第一輸入/輸出接腳與複數個第二輸入/輸出接腳；其中該第一待測記憶體元件連接於該第一接腳導線匯流排之該些第一輸入/輸出接腳在腳位定義上係不同於該第二待測記憶體元件連接於該第四接腳導線匯流排之該些第二輸入/輸出接腳，其中該第一接腳導線匯流排與該第四接腳導線匯流排係連接至該第一組輸入輸出驅動模組；其中該第一待測記憶體元件連接於該第二接腳導線匯流排之該些第二輸入/輸出接腳在腳位定義上係不同於該第二待測記憶體元件連接於該第三接腳導線匯流排之該些第一輸入/輸出接腳，其中該第二接腳導線匯流排與該第三接腳導線匯流排係連接至該第二組輸入輸出驅動模組；於寫入模式中，由該第一組輸入輸出驅動模組送出一第一測試型樣信號(PAT)，其係經由該第一驅動導線匯流排與該第一接腳導線匯流排輸入至該第一測試區內，同時亦經由該第一驅動導線匯流排與Y形耦接之該第四接腳導線匯流排輸入至該第二測試區內；並且寫入模式中，由該第二組輸入輸出驅動模組送出一第二測試型樣信號，其係經由該第二驅動導線匯流排與該第三接腳導線匯流排輸入至該第二測試區內，同時亦經由該第二驅動導線匯流排與Y形耦接之該第二接腳導線匯流排輸入至該第一測試區內；於第一分區讀取模式中，讀取在該第一測試區內之該第一測試型樣信號之結果係經由該第一接腳導線匯流排與該第一驅動導線匯流排輸出至該第一組輸入輸出驅動模組；並且該第一分區讀取模式中，讀取在該第二測試區內之該第二測試型樣信號之結果係經過耦接之該第二接腳導線匯流排與該第二驅動導線匯流排輸出至該第二組輸入輸出驅動模組；以及於第二分區讀取模式中，讀取在該第二測試區內之該第二測試型樣信號之結果係經由該第三接腳導線匯流排與該第二驅動導線匯流排輸出至該第二組輸入輸出驅動模組；並且該第二分區讀取模式中，讀取在該第二測試區內之該第一測試型樣信號之結果係經過耦接之該第四接腳導線匯流排與該第一驅動導線匯流排輸出至該第一組輸入輸出驅動模組。
根據申請專利範圍第5項之測試方法，其中該第一終端器匯流排係鄰靠該第一組輸入輸出驅動模組，該第二終端器匯流排係鄰靠該第二組輸入輸出驅動模組。
根據申請專利範圍第5或6項之測試方法，其中該第四接腳導線匯流排係與該第一接腳導線匯流排為等長。
根據申請專利範圍第7項之測試方法，其中該第二接腳導線匯流排係與該第三接腳導線匯流排為等長。