KR100686968B1

KR100686968B1 - 반도체 장치 시험 장치 및 방법

Info

Publication number: KR100686968B1
Application number: KR1020050026800A
Authority: KR
Inventors: 치-후이 예
Original assignee: 난야 테크놀러지 코포레이션
Priority date: 2004-03-31
Filing date: 2005-03-30
Publication date: 2007-02-26
Also published as: KR20060045052A; US20060001441A1; TW200532220A; DE102005013900B4; JP2005292116A; US6952111B1; TWI260415B; US20050218919A1; DE102005013900A1; US7034564B2

Abstract

반도체 장치를 시험하는 장치가 개시된다. 본 발명에 따르면, 본 장치는 한쌍의 입력 핀들, 제 1 도전성 와이어, 제 2 도전성 와이어, 드라이버 및 터미네이터를 구비한다. 피시험장치(DUT)는 한쌍의 입력 핀들 중 하나에 접속된다. 제 1 도전성 와이어 및 제 2 도전성 와이어는 한쌍의 입력 핀들 사이에 병렬로 접속된다. 드라이버는 제 3 도전성 와이어를 통해 제 1 도전성 와이어에 결합되고, 터미네이터는 제 4 도전성 와이어를 통해 제 2 도전성 와이어에 결합된다.

반도체 장치, 입력 핀들, 도전성 와이어, 드라이버, 터미네이터

Description

반도체 장치 시험 장치 및 방법{APPARATUS AND METHOD FOR TESTING SEMICONDUCTOR DEVICE}

도 1은 DDR SDRAM에 적용된 시험 장치(1)의 개략도이다.

도 2는 도 1의 시험 고정구의 개략도이다.

도 3는 입력단에 적용된 종래 시험 장치의 회로 개략도이다.

도 4는 플로팅인 채로 있는 도 3의 핀을 도시한 도면이다.

도 5는 I/O단에 적용된 종래의 시험 장치의 회로 개략도이다.

도 6은 입력단에 적용된 본 발명에 따른 시험 장치의 회로 개략도이다.

도 7은 I/0단에 적용된 본 발명에 따른 시험 장치의 회로 개략도이다.

도 8은 입력단에 적용된 본 발명에 따른 시험 장치의 회로 개략도이다.

도 9는 도 7 및 도 8의 DUT들의 접속 구성들을 도시한 개략도이다.

도 10은 도 9의 DUT들 중 하나가 제거된 개략도이다.

<도면의 주요 부분에 대한 부호의 설명>

6 : 시험 장치 16 : 시험 고정구

26A, 26B : 피시험 장치 60 : 드라이버

61, 62, 65, 66 : 도전성 와이어 63 : 저항기

64 : 전압 단자 67A, 67B : 입력 핀

620 : 노드 621, 622 : 도전성 와이어

PAT : 테스트 패턴 신호

(a) 발명의 분야

본 발명은 고속 반도체 장치 시험 장치 및 방법에 관한 것이다.

(b) 종래의 기술의 설명

DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory)는 SDRAM에 기초하여 발전된 메모리 기술이다. 각 클록 기간 중 하나의 데이터 동작만을 지원할 수 있는 SDRAM과는 달리, DDR SDRAM은 각 클록 기간 중 2개의 데이터 동작들을 실행할 수 있는 능력을 가진다. 그러므로, 메모리의 대역폭이 배로 될뿐만아니라 데이터 전송 능력이 증가된다. 상기 이점 때문에, DDR SDRAM은 퍼스널 컴퓨터들, 워크스테이션들, 서버들, 랩탑 컴퓨터들, 휴대 장치들, 컴퓨터 네트워크들, 및 통신 제품들을 포함하는 컴퓨터 시스템 플랫폼들에 널리 응용되고, 그 결과 메모리 기술들에서 주류 제품으로서 존재한다. 기술의 진보와 함께, DDR SDRAM의 데이터 전송속도는 200/266MHz에서 533/667MHz로 증가되었고 유망하게는 800MHz/1.066GHz로 더 증가될 수 있다. 주파수 상승은 또한 시험 기술들에 있어서험한 도전임을 유의해야 한다.

DDR SDRAM에 적용된 시험 시스템(1)을 도시한 도 1를 참조하면, 시험 시스템(1)은 어드밴테스트사(Advantest Corporation)제의 어드밴테스트 5592/5593 시험기일 수 있는 시험기(10)를 포함하고, 주로 시험 패턴들을 발생하기 위한 것이다. 시험기(10)는 수개의 스테이션들로 분할되고, 어드밴테스트 5592/5593 시험기가 채택되면 2개의 스테이션들(12, 14)을 가진다. 스테이션들(12, 14)은 도 1에 도시된 것과 같이 각각의 시험 고정구들(16, 18)에 접속된다.

시험 고정구(16)의 개략도를 도시한 도 2를 참조하면, 시험 고정구(16)는 시험 헤드(20), 공통 마더보드(22) 및 소켓 보드(24)를 가진다. 시험 헤드(20)는, 그 안에, 드라이버 및 신호들을 구동하고 비교하기 위한 비교기를 포함하는 요소들을 구비하도록 고안되었다. 공통 마더보드(22)는, 그 안에, 공통 마더보드(22)를 소켓 보드(24)에 접속하기 위해 동축 케이블을 가진다. 소켓 보드(24)는 소켓 보드 인쇄 회로 기판(PCB) 및 집적 회로(IC)를 고정하기 위한 소켓 커넥터를 가진다. 피시험장치(DUT)는 소켓 보드(24)에 삽입된다. 설명을 단순화하기 위해, 단지 2개의 DUT들(26A, 26B)이 도 2에 도시되어 있다. 실제로, 어드밴테스트 5592/5593 시험기가 사용되면, 다수의 DUT들은 64 또는 심지어 128개일 수 있다. 도 2는 단지 설명 목적을 위한 것이기 때문에, 시험 헤드(20)는 공통 마더보드(22)에 전기적으로 결합되고, 공통 마더보드(22)는 소켓 보드(24)에 전기적으로 결합된다.

DUT들(26A, 26B) 각각의 핀들은 일반적으로 입력 핀들 및 입력/출력 (I/0) 핀들로 나누어진다. 도 3은 입력 핀에 적용된 종래의 시험 장치(3)의 회로 개략도를 도시한다. 입력 핀에 적용된 종래의 시험 장치(3)는 도 2에 도시된 시험 고정구(16)에 배치된다. 시험 장치(3)는 핀(32A)을 통해 DUT(26A)의 하나의 입력단에 접 속된 드라이버(30)를 포함하고, 한편 다른 핀(32B)은 DUT(26B)의 하나의 입력단에 접속된다. 환언하면, DUT들(26A, 26B)은 모두 드라이버(30)에 의해 구동 및 제어된다.

DDR SDRAM의 I/O 단은 4-비트, 8-비트 및 16-비트로 구별됨을 유의해야 한다. 도 3의 접속 구성은 4-비트 I/O 및 8-비트 I/O DDR SDRAM을 시험하는 데는 적합하지만 16-비트 I/O DDR SDRAM을 시험하는 데는 적합하지 않다. 16-비트 응용들을 위해, 핀(32B)은 도 4에 도시된 것과 같이 플로팅인 채로 있어야 할 필요가 있다. 더 정확하게는, 드라이버(30)는 단지 하나의 DUT(26A)에 대응할 수 있다. 이러한 점에서, 플로팅 핀(32B)의 임피던스는 드라이버(30)에 의해 전송된 신호들의 명확한 반사가 생겨 시험 결과들의 정밀도에 영향을 줄 정도로 상당히 크다. 반사는 신호 주파수가 커질 수록 훨씬 더 심각해 진다.

도 5는 I/0단에 적용된 종래 시험 장치(5)의 회로 개략도를 나타낸다. I/O단에 적용된 종래 시험 장치(5)는 도 2의 시험 고정구(16)에 배치된다. 시험 장치(5)는 드라이버(50), 스위치(51), 저항기(52), 전압 단자(53), 비교기(54), 스위치(55), 저항기(56) 및 전압 단자(57)를 포함한다. 드라이버(50)의 입력은 시험 패턴(PAT)을 수신하기 위한 것이고, 그 출력단은 I/O 핀(59A)을 통해 DUT(26A)에 접속된다. 환언하면, 드라이버(50)는 단순히 하나의 DUT(26A)에 대응시키기 위한 것이다. 스위치(51), 저항기(52) 및 전압 단자(53)는 드라이버 인에이블 신호(/DRE)와 그라운드 사이에 직렬로 접속된다. 비교기(54)는 I/O 핀(59A)에 접속된다. 데이터는 I/O 핀(59A)으로부터 판독될 때, 비교기(54)는 데이터가 논리 하이 또는 논리 로우인지의 여부를 결정한다. 스위치(55), 저항기(56) 및 전압 단자(57)는 비교기(54)와 접지 사이에 직렬로 접속된다. 기록 모드 하에서, 스위치들(51, 55)이 OUTL 신호의 제어에 의해 오프로 되고, 인에이블 신호(/DRE)가 드라이버(50)를 인에이블링하기 위해 논리 로우에 있으므로, 드라이버의 출력단은 시험 패턴 신호(PAT)를 출력하고, 인에이블 신호(/DRE)는 스위치(58)를 동시에 디스에이블링한다. 판독 모드 하에서, 스위치들(51, 55)은 OUTL 신호의 제어에 의해 온으로 되고, 인에이블 신호(/DRE)가 드라이버(50)를 디스에이블링하고 스위치(58)를 인에이블링하기 위해 논리 하이에 있으므로, 저항기(52) 및 전압 단자(53)는 I/O 핀(59A)에 결합된다. 논리 하이 또는 논리 로우이든 아니든 간에 판독 데이터는 비교기(54)에 의해 결정된다. 마찬가지로, DUT(26B)에 적용된 시험 장치는 도 5에 개시된 것과 동일하거나 유사한 방법으로 동작한다. 더욱 정확하게 하기 위해, DUT들(26A, 26B)은 동일한 드라이버를 공유할 수 없다.

16-비트 DDR SDRAM을 위해 특별히 맞추어진 시험 고정구들이 있고, 이들 시험 고정구들은 일반적으로 메모리 제조업자들인 사용자들 또는 검사소들에 의해 종종 구매된다. 그러나, 완전한 세트의 시험 고정구들은 적어도 수백만 달러의 비용이 각각 드는 상당히 비경제적인 자원으로 간주된다.

발명의 요약

그러므로, 본 발명의 목적은, 약간의 변경이 종래의 시험 장치에 대해 가해지고 변경된 장치는 이후 4-비트, 8-비트 및 16-비트 I/O 반도체 장치들을 시험하 기 위해 적용될 수 있고, 그것에 의해 메모리 제조업자들 및 검사소를 위한 장치들 및 장비들의 투자 비용들을 감소시키는 반도체 장치를 시험하는 장치 및 방법을 제공한다.

상기 목적을 달성하기 위해, 본 발명은 DUT를 시험하기 위한 반도체 장치 시험 장치를 제공한다. 본 발명에 따른 시험 장치는 한쌍의 입력 핀들로서, DUT가 입력 핀 중 하나에 결합되는, 한쌍의 입력 핀; 한쌍의 입력 핀들 사이에 결합된 제 1 도전성 와이어; 한쌍의 입력 핀들 사이에 결합된 제 2 도전성 와이어; 제 3 도전성 와이어를 통해 제 1 도전성 와이어에 결합된 드라이버; 및 제 4 도전성 와이어를 통해 제 2 도전성 와이어에 결합된 터미네이터를 포함한다.

본 발명은 또한 DUT를 시험하기 위한 반도체 장치 시험 장치를 제공한다. 본 발명에 따른 시험 장치는 제 1 I/O 핀 및 제 2 I/O 핀으로서, DUT가 제 1 I/O 핀에 결합된, 제 1 I/O 핀 및 제 2 I/O 핀; 복수의 도전성 와이어들을 가진 버스로서, 도전성 와이어들 중 하나는 제 1 I/O 핀과 제 2 I/O 핀 사이에 결합된, 버스; 입력 모드 하에 있을 때 제 1 I/O 핀에 결합된 드라이버; 출력 모드 하에 있을 때 제 I/0 핀에 결합된 제 1 터미네이터; 제 2 I/O 핀에 결합된 비교기; 및 출력 모드 하에 있을 때 제 2 I/O 핀에 결합된 제 2 단자를 포함한다.

최적 실시예들의 상세한 설명

본 발명의 기술 내용들이 더 잘 이해되도록 하기 위해, 이하, 첨부 도면을 참조하여 최선의 실시예들을 상세히 설명한다.

입력단에 적용된 본 발명의 시험 장치(6)의 회로 개략도를 도시한 도 6을 참조하면, 입력단에 적용된 본 시험 장치(6)는 도 2의 시험 고정구(16)에 배치된다. 시험 장치(6)는 드라이버(60), 저항기(63) 및 전압 단자(64)를 포함한다. 드라이버(60)의 입력단은 시험 패턴 신호(PAT)를 수신하기 위한 것이며, 그 출력단은 도전성 와이어(61)를 통해 도전성 와이어(62)에 접속되고, 도전성 와이어들(61, 62)의 접속점은 노드(620)를 형성한다. 전압 단자(64)는 저항기(63)와 접지 사이에 직렬로 접속된다. 저항기(63)는 도전성 와이어(65)를 통해 도전성 와이어(66)에 접속되고, 도전성 와이어들(65, 66)의 접속점은 노드(660)를 형성한다. 도전성 와이어들(62, 66)은 입력 핀들(67A, 67B) 사이에 병렬로 접속된다. 도전성 와이어(62)는 상기 입력핀들(67A, 67B)에 각각 접속된 부 도전성 와이어들(sub conductive wires)(621, 622)로 구분된다. 도전성 와이어(66)는 또한 입력핀들(67A, 67B)에 각각 접속된 부 도전성 와이어들(661, 662)로 구분된다. 핀(67A)은 DUT(26A)의 어떤 입력단에 접속되고, 핀(67B)은 DUT(26B)의 어떤 입력단에 접속된다. 환언하면, DUT들(26A, 26B)은 모두 드라이버(60)에 의해 구동 및 제어된다.

따라서, DDR SDRAM의 출력단들이 4-비트, 8-비트 및 16-비트로서 구별되지만, 입력 핀들(67A, 67B)이 4-비트 또는 8-비트 응용들에 이용될 때 DUT들(26A, 26B)에 각각 삽입되며; 입력 핀(67A) 또는 입력 핀(67B)은 플로팅인 채로 있고 DUT(26B)가 16-비트 응용들에 이용될 때 도 6에서와 같이 제거된다. 도 6에 있어서, 도전성 와이어들(62, 66)은 병렬로 접속되고 전압 단자(64)가 제공되고, 그러므로 저항기(63)의 저항을 드라이버(60)의 내부 저항(R)과 일치시키기 위해 도전성 와이어들(61, 65)의 임피던스를 적절히 조정함으로써, 입력 핀(67B)이 플로팅인 채로 되어 반사(reflection)가 크게 감소될 수 있다. 바람직하게는, 상기 부 도전성 와이어들(661, 662)이 또한 대략 동일한 길이들을 가지면서, 상기 부 도전성 와이어들(621, 622)도 또한 대략 동일한 길이들을 가질 때, 전파 지연 시간이 반사를 감소시키기 위해 동일하게 될 수 있다. 그러므로, 부 도전성 와이어들(621, 622, 661, 662)은 대략 동일한 길이들을 가지는 것이 바람직하다.

I/O단에 적용된 본 발명에 따른 시험 장치(7)의 회로 개략도를 도시한 도 7을 참조하면, I/O단에 적용된 본 시험 장치(7)는 도 2에 도시된 시험 고정구(16)에 배치된다. 시험 장치(7)는 드라이버(70), 스위치(71), 저항기(72), 전압 단자(73), 비교기(74), 스위치(75), 저항기(76) 및 전압 단자(77)를 포함한다. 드라이버(70)의 입력은 시험 패턴(PAT)을 수신하기 위한 것이고, 그 출력단은 I/O 핀(79A)을 통해 DUT(26A)에 접속된다. 스위치(71), 저항기(72) 및 전압 단자(73)는 드라이버 인에이블 신호(/DRE)와 접지 사이에 직렬로 접속된다. 비교기(74)는 I/O 핀(79B)에 접속된다. 스위치(75), 저항기(76) 및 전압 단자(77)는 비교기(74)와 접지 사이에 직렬로 접속된다. 도전성 와이어(911)는 I/O 핀들(79A, 79B) 사이에 접속된다. 기록 모드(write mode) 하에서, 스위치들(71, 75)이 OUTL 신호의 제어에 의해 오프로 되고, 인에이블 신호(/DRE)가 드라이버(75)를 인에이블링하기 위해 논리 로우에 있으므로, 드라이버(70)의 출력단은 시험 패턴 신호(PAT)를 출력하고, 인에이블 신호(/DRE)는 동시에 스위치(78)를 디스에이블링한다. 판독 모드(read mode) 하에서, 스위치들(71, 75)이 OUTL 신호의 제어에 의해 온으로 되고, 인에이블 신호(/DRE)가 드라이버(70)를 디스에이블링하고 스위치(78)를 인에이블링하기 위해 논리 하이에 있으므로, 저항기(72) 및 전압 단자(73)는 I/O 핀(79A)과 저항기(76)에 결합되고 전압 단자(77)는 I/O 핀(79B)에 결합된다. 논리 하이 또는 논리 로우이든 아니든 간에 판독 데이터는 비교기(74)에 의해 결정된다. 본 발명에 따르면, 드라이버(70), 스위치(71), 저항기(72) 및 전압 단자(73)는 모두 I/O 핀(79A) 측 근방에 존재하고, 비교기(74), 스위치(75), 저항기(76) 및 전압 단자(77)는 핀(79B)의 근방에 존재한다. 도 7에 있어서, DUT(26B)는 I/O 핀(79B)이 접속되지 않았다는 것을 나타내기 위해 점선들로 표현된다.

I/O단에 적용된 본 발명에 따른 시험 장치(8)의 회로 개략도를 도시한 도 8를 참조하면, I/O에 적용된 시험 장치(8)는 도 2에 도시된 시험 고정구(16)에 배치된다. 시험 장치(8)는 드라이버(80), 스위치(81), 저항기(82), 전압 단자(83), 비교기(84), 스위치(85), 저항기(86) 및 전압 단자(87)를 포함한다. 드라이버(80)의 입력은 시험 패턴(PAT)을 수신하기 위한 것이며, 그 출력단은 I/O 핀(89B)을 통해 DUT(26B)에 접속된다. 스위치(81), 저항기(82) 및 전압 단자(83)는 드라이버 인에이블 신호(/DRE)와 접지 사이에 직렬로 접속된다. 비교기(84)는 I/O 핀(89A)에 접속된다. 스위치(85), 저항기(86) 및 전압 단자(87)는 비교기(84)의 입력단과 접지 사이에 직렬로 접속된다. 도전성 와이어(921)는 I/O 핀들(89A, 89B) 사이에 접속된다. 기록 모드 하에서, 스위치들(81, 85)이 OUTL 신호의 제어에 의해 오프로 되고, 인에이블 신호(/DRE)가 드라이버(80)를 인에이블링하기 위해 논리 로우에 있으므로, 드라이버(80)의 출력단은 시험 패턴 신호(PAT)를 출력하고, 인에이블 신호 (DRE)는 동시에 스위치(88)를 디스에이블링한다. 판독 모드 하에서, 스위치들(81, 85)이 OUTL 신호의 제어에 의해 온으로 되고, 인에이블 신호(/DRE)는 드라이버(80)를 디스에이블링하고 스위치(88)를 인에이블링하기 위해 논리 하이에 있으므로, 저항기(82) 및 전압 단자(83)는 I/O 핀(89A)에 결합되고 저항기(86) 및 전압 단자(87)는 I/O 핀(89B)에 결합된다. 논리 하이 또는 논리 로우이든 아니든 간에 판독 데이터는 비교기(84)에 의해 결정된다. 본 발명에 따르면, 드라이버(80), 스위치(81), 저항기(82) 및 전압 단자(83)는 I/O 핀(89A) 측 근방에 존재하고, 비교기(84), 스위치(85), 저항기(86) 및 전압 단자(87)는 I/O 핀(89B) 측 근방에 존재한다. 도 8에 있어서, DUT(26B)는 I/O 핀(89A)이 비접속인 것을 나타내기 위해 점선들로 표현된다.

도 7 및 도 8의 DUT들(26A, 26B)의 접속 구성을 도시한 도 9를 참조하면, 버스(91)가 DUT(26A)의 I/O 핀들 D[0:7]과 DUT(26B)의 I/O 핀들 D[8:15] 사이에 접속되고, 버스(92)가 DUT(26A)의 I/O 핀들 D[8:15]과 DUT(26B)의 I/O 핀들 D[0:7] 사이에 접속된다. 상세히 설명하기 위해, DUT(26A)의 I/O 핀들(D0, D1, D2, D3, D4, D5, D6, D7)은 DUT(26B)의 I/O 핀들(D8, D9, D10, D11, D12, D13, D14, D15)에 각각 접속되고, DUT(26A)의 I/O 핀들(D8, D9, D10, D11, D12, D13, D14, D15)은 DUT(26B)의 D0, D1, D2, D3, D4, D5, D6, D7에 각각 접속된다. 예를 들면, 도 7의 도전성 와이어(911)는 버스(91) 내에 포함되고, DUT(26A)의 핀(D0)은 DUT(26B)의 핀(D8)에 접속된다. DUT들(26A, 26B)이 4-비트 또는 8-비트라고 가정하면, D[8:15])는 접속되지 않으므로 DUT(26B)는 도 7에 점선들로 표현된다. 도 8을 참조하면, 도 8의 도전성 와이어(921)는 버스(92) 내에 포함되고 DUT(26A)의 핀(D8)은 DUT(26B)의 핀(D0)에 접속된다. DUT들(26A, 26B)이 4-비트 또는 8-비트라고 가정하면, D[8:15]는 접속되지 않으므로 DUT(26A)는 도 8에 점선들로 표현된다.

도 10을 참조하면, DUT들(26A, 26B)이 16-비트일 경우, D[8:15]는 비-접속 핀들이 아니며, DUT(26A) 또는 DUT(26B)는 제거될 필요가 있다. 도 10은 설명을 위해 제거된 DUT(26B)를 도시한다.

본 발명의 상기 설명으로부터, DDR SDRAM의 출력단은 4-비트, 8-비트 및 16-비트로 구별되었지만, I/O 핀들(79A/89A 및 79B/89B)은 도 9에 도시된 4-비트 또는 8-비트 응용들에 이용할 때 DUT들(26A, 26B)에 각각 삽입될 수 있고, I/O 핀(79A/89A) 또는 I/O 핀(79B/89B)은 플로팅인 채로 있고 DUT(26B)는 16-비트 응용에 이용될 때 제거된다.

본원에 기술된 실시예들은 단지 본 발명 원리를 설명하기 위한 것이며 거기에는 다양한 변경예들이 다음과 같은 청구항들에 기술된 본 발명의 사상 및 범위를 벗어나지 않고 이 기술 분야에서 숙련된 사람들에 의해 실행될 수 있음이 물론 이해될 것이다.

본 발명에 따른 반도체 장치를 시험하는 장치 및 방법은, 약간의 변경이 종래의 시험 장치에 대해 가해지고 변경된 장치는 이후 4-비트, 8-비트 및 16-비트 I/O 반도체 장치들을 시험하기 위해 적용될 수 있고, 그것에 의해 메모리 제조업자들 및 검사소를 위한 장치들 및 장비들의 투자 비용들을 감소시킬 수 있다.

Claims

피시험 장치(device-under-test; DUT)를 시험하기 위한 시험 장치에 있어서,

한 쌍의 입력핀들(67A,67B)로서, 상기 DUT는 상기 입력 핀들 중 하나에 결합되는, 상기 한쌍의 입력핀들;

상기 입력 핀들 사이에 결합된 제 1 도전성 와이어(62);

상기 입력 핀들 사이에 결합된 제 2 도전성 와이어(66);

제 3 도전성 와이어(61)를 통해 상기 제 1 도전성 와이어에 결합된 드라이버(60); 및

제 4 도전성 와이어(65)를 통해 상기 제 2 도전성 와이어에 결합된 터미네이터(63,64)를 포함하는, 피시험 장치 시험 장치.
제1항에 있어서, 상기 제 3 도전성 와이어 및 상기 제 4 도전성 와이어는 실질적으로 동일한 임피던스를 가지는, 피시험 장치 시험 장치.
제1항에 있어서, 상기 제 1 도전성 와이어(62)와 상기 제 3 도전성 와이어(61)의 접속점(620)은 상기 제 1 도전성 와이어(62)를 상기 입력 핀들(67A, 67B)에 각각 결합된 제 1 부 도전성 와이어(first sub conductive wire)(621) 및 제 2 부 도전성 와이어(second sub conductive wire)(622)로 구분짓는 제 1 노드를 형성하는, 피시험 장치 시험 장치.
제3항에 있어서, 상기 제 1 부 도전성 와이어 및 제 2 부 도전성 와이어는 실질적으로 동일한 임피던스를 가지는, 피시험 장치 시험 장치.
제1항에 있어서, 상기 제 2 도전성 와이어(66)와 상기 제 4 도전성 와이어(65)의 접속점(660)은 상기 제 2 도전성 와이어(66)를 상기 입력 핀(67A,67B)들에 각각 결합된 제 3 부 도전성 와이어(661) 및 제 4 부 도전성 와이어(662)로 구분짓는 제 2 노드를 형성하는, 피시험 장치 시험 장치.
제5항에 있어서, 상기 제 3 부 도전성 와이어 및 상기 제 4 부 도전성 와이어는 실질적으로 동일한 임피던스를 가지는, 피시험 장치 시험 장치.
제1항에 있어서, 상기 터미네이터는 직렬로 접속된 저항기와 전압원을 가지는, 피시험 장치 시험 장치.
피시험 장치(DUT)를 시험하기 위한 시험 방법에 있어서,

한 쌍의 입력 핀들을 제공하는 단계로서, 상기 DUT는 상기 입력 핀들 중 하나에 결합되는, 상기 한쌍의 입력 핀들을 제공하는 단계;

상기 입력 핀들 사이에 결합된 제 1 도전성 와이어를 제공하는 단계;

상기 입력 핀들 사이에 결합된 제 2 도전성 와이어를 제공하는 단계;

제 3 도전성 와이어를 통해 상기 제 1 도전성 와이어에 결합된 드라이버를 제공하는 단계; 및

제 4 도전성 와이어를 통해 상기 제 2 도전성 와이어에 결합된 터미네이터를 제공하는 단계를 포함하는, 피시험 장치 시험 방법.
제8항에 있어서, 상기 제 3 도전성 와이어 및 상기 제 4 도전성 와이어는 실질적으로 동일한 임피던스를 가지는, 피시험 장치 시험 방법.
제8항에 있어서, 상기 제 1 도전성 와이어 및 상기 제 3 도전성 와이어의 접속점은 상기 제 1 도전성 와이어를 상기 입력 핀들에 각각 결합된 제 1 부 도전성 와이어 및 제 2 부 도전성 와이어로 구분짓는 제 1 노드를 형성하는, 피시험 장치 시험 방법.
제10항에 있어서, 상기 제 1 부 도전성 와이어 및 제 2 부 도전성 와이어는 실질적으로 동일한 임피던스를 가지는, 피시험 장치 시험 방법.
제8항에 있어서, 상기 제 2 도전성 와이어 및 상기 제 4 도전성 와이어의 접속점은 상기 제 2 도전성 와이어를 상기 입력 핀들에 각각 결합된 제 3 부 도전성 와이어 및 제 4 부 도전성 와이어로 구분짓는 제 2 노드를 형성하는, 피시험 장치 시험 방법.
제12항에 있어서, 상기 제 3 부 도전성 와이어 및 상기 제 4 부 도전성 와이 어는 실질적으로 동일한 임피던스를 가지는, 피시험 장치 시험 방법.
피시험 장치(DUT)를 시험하기 위한 시험 장치에 있어서,

제 1 I/O 핀 및 제 2 I/O 핀으로서, 상기 DUT는 상기 제 1 I/O 핀에 결합되는, 상기 제 1 I/O 핀 및 제 2 I/O 핀;

복수의 도전성 와이어들을 가진 버스로서, 상기 복수의 도전성 와이어들 중 하나는 상기 제 1 I/O 핀과 상기 제 2 I/O 핀 사이에 결합되는, 상기 버스;

입력 모드 하에서 상기 제 1 I/O 핀에 결합된 드라이버;

출력 모드 하에서 상기 제 1 I/O 핀에 결합된 제 1 터미네이터;

상기 제 2 I/O 핀에 결합된 비교기; 및

상기 출력 모드 하에서 상기 제 2 I/O 핀에 결합된 제 2 터미네이터를 포함하는, 피시험 장치 시험 장치.
제14항에 있어서, 상기 제 1 터미네이터와 상기 제 1 I/O 핀 사이에 결합된 제 1 스위치를 더 포함하는, 피시험 장치 시험 장치.
제15항에 있어서, 상기 제 1 터미네이터는 직렬로 접속된 저항기와 전압원을 가지는, 피시험 장치 시험 장치.
제14항에 있어서, 상기 제 2 터미네이터와 상기 제 2 I/O 핀 사이에 결합된 제 2 스위치를 더 포함하는, 피시험 장치 시험 장치.
제17항에 있어서, 상기 제 2 터미네이터는 직렬로 접속된 저항기와 전압원을 가지는, 피시험 장치 시험 장치.
제 1 DUT 및 제 2 DUT를 시험하기 위한 시험 방법에 있어서,

상기 제 1 DUT는 제 1 유효 핀(first effective pin) 및 제 1 무효 핀(first ineffective pin)을 가지며, 상기 제 2 DUT는 제 2 유효 핀 및 제 2 무효 핀을 가지며,

상기 시험 방법은,

상기 제 1 유효 핀과 상기 제 2 무효 핀 사이에 결합된 제 1 버스를 제공하는 단계; 및

상기 제 1 무효 핀과 상기 제 2 유효 핀 사이에 결합된 제 2 버스를 제공하는 단계를 포함하고;

상기 제 1 DUT가 시험되고 있을 때, 상기 제 2 무효 핀은 플로팅인 채로 있고, 상기 제 2 DUT가 시험되고 있을 때, 상기 제 1 무효 핀은 플로팅인 채로 있는, 제 1 DUT 및 제 2 DUT를 시험하기 위한 시험 방법.
시험될 핀을 가진 DUT를 시험하기 위한 시험 방법에 있어서,

소켓 핀을 제공하는 단계;

시험될 상기 핀과 상기 소켓 핀 사이에 결합된 버스를 제공하는 단계; 및

상기 DUT가 시험되고 있을 때 상기 소켓 핀을 플로팅인 채로 두는 단계를 포함하는, 시험될 핀을 가진 DUT를 시험하기 위한 시험 방법.