CN102867545B - 多驱动器交叉连接的内存测试装置及其使用方法 - Google Patents

Abstract

本发明涉及一种多驱动器交叉连接的内存测试装置，所述多驱动器交叉连接的内存测试装置包含：第一接脚导线总线及第二接脚导线总线，其连接至第一测试区；第三接脚导线总线及第四接脚导线总线，其连接至第二测试区；第一组输入输出驱动模块总线，其经由第一驱动导线总线耦接至第一接脚导线总线；第一终端器总线，其经由第一接地导线总线耦接至第一驱动导线总线；第二组输入输出驱动模块总线，其经由一第二驱动导线总线耦接至第三接脚导线总线；第二终端器总线，其经由第二接地导线总线耦接至第二驱动导线总线。本发明可通用于不同输入/输出位(例如4位与8位)待测内存元件的测试，而不需要更换测试治具；此外，可将测试型样信号同步写入多个待测内存元件再分区读取，测试过程中不需要移除待测内存元件且不需要减少元件装载数量。

Description

多驱动器交叉连接的内存测试装置及其使用方法

技术领域

本发明属于半导体装置的测试技术领域，特别涉及一种多驱动器交叉连接的内存测试装置。

背景技术

各式电子产品中都需要内存，其中DDR SDRAM是一种同步随机存取内存，在每个计算机频率周期能支持两个数据运作，以提高数据的传输量。随着技术的进步，DDR SDRAM内存已演进到DDR2与DDR3甚至更高，其数据传输速率(Data Rate)已由早期的DDR 333/400 MH提高为DDR2 800MHz、DDR3 1333 MHz，未来也会有更高的数据传输速率。而随着频率的提升，用测试半导体内存的测试机台也必须作对应的匹配。

测试机，例如：日本爱德万公司(ADVANTEST CORPORATION)所产的Advantest T5503，提供有多个测试站，能产生测试型样(test pattern)，须配合适当设计的专用治具的结合才可以写入与读取至待测内存元件。通常，测试治具包含测试头(test head)、共享电路模块与插座模块。测试头20内具有驱动器和比较器等元件，作为信号驱动和比较的用。共享电路模块内设有导线，例如，同轴缆线(coaxial cable)或印刷电路板的导线，其为连接电路模块与插座模块之用。插座模块具有装设有多个插座连接器的电路板，用以装载待测内存元件，通称为待测元件(device-under-test，DUT)。此外，共享电路模块与插座模块也可整合为一电路板。

已知DRAM内存元件的接脚有输入接脚(input pin)与输入/输出接脚(IO pin)的分。即使相同的接脚位置与外观形状，已知DRAM内存元件的输入接脚(input pin)与输入/输出接脚(IO pin)仍有4与8位的差异。

发明人在第I260415号中国台湾专利 (同美国专利6,952,111 B1)中提出一测试装置，根据其所教示内容，输入接脚因不需要考虑信号输出，测试治具的电路结构可较为简单地设计为共享，即利用一驱动器驱动控制两待测内存元件的信号输入。然而，针对不同位的输入/输出接脚，目前的作法是测试治具必须准备两套，每一驱动器以固定的专属导线对应连接一待测内存元件的固定位的输入/输出接脚，根据接脚传输位的不同规格而切换测试治具，此将不但增加测试设备的建构成本，同时也因不同位测试时测试治具的切换造成测试效率的降低。此外，该专利虽揭示出一种测试装置连接至输入接脚的共享电路以及连接至输入/输出接脚的共享电路，其中针对输入/输出接脚的共享电路，就是利用一总线的导线耦接在不同测试区的输入/输出接脚之间，再分别耦接至驱动器与比较器。此外，在未测试的测试区内待测内存元件的输入/输出接脚为空脚。

发明内容

有鉴于此，本发明的目的在于提供一种多驱动器交叉连接的内存测试装置，通用于不同输入/输出位(例如4位与8位)待测内存元件的测试，而不需要更换测试治具；此外，可将测试型样信号同步写入多个待测内存元件再分区读取，测试过程中不需要移除待测内存元件且不需要减少元件装载数量。

本发明的目的及解决其技术问题是采用以下技术方案来实现：本发明提供一种多驱动器交叉连接的内存测试装置，所述多驱动器交叉连接的内存测试装置包含：

第一接脚导线总线及第二接脚导线总线，其连接至第一测试区；

第三接脚导线总线及第四接脚导线总线，其连接至第二测试区；

第一组输入输出驱动模块，其经由第一驱动导线总线耦接至第一接脚导线总线，且第四接脚导线总线以Y形耦接于第一驱动导线总线与第一接脚导线总线之间的节点；

第一终端器总线，其经由第一接地导线总线耦接至第一驱动导线总线；

第二组输入输出驱动模块，其经由第二驱动导线总线耦接至第三接脚导线总线，且第二接脚导线总线以Y形耦接于第二驱动导线总线与第三接脚导线总线之间的节点；以及

第二终端器总线，其经由第二接地导线总线耦接至第二驱动导线总线。

作为上述一种多驱动器交叉连接的内存测试装置的优选方案，其中所述第一终端器总线邻靠第一组输入输出驱动模块，第二终端器总线邻靠第二组输入输出驱动模块。

作为上述一种多驱动器交叉连接的内存测试装置的优选方案，其中所述第四接脚导线总线与第一接脚导线总线为等长。

作为上述一种多驱动器交叉连接的内存测试装置的优选方案，其中所述第二接脚导线总线与第三接脚导线总线为等长。

本发明还提供一种多驱动器交叉连接的内存测试装置的测试方法，所述测试方法包含以下步骤：

1）在写入模式中，由第一组输入输出驱动模块输入测试型样信号(PAT)，经由第一驱动导线总线与第一接脚导线总线输入至第一测试区内，同时也经由第一驱动导线总线与Y形耦接的第四接脚导线总线输入至第二测试区内；并且在写入模式中，也由第二组输入输出驱动模块输入另一测试型样信号，经由第二驱动导线总线与第三接脚导线总线输入至第二测试区内，同时也经由第二驱动导线总线与Y形耦接的第二接脚导线总线输入至第一测试区内；

2）在第一分区读取模式中，原由第一组输入输出驱动模块输入的测试型样信号由第一测试区经由第一接脚导线总线与第一驱动导线总线输出至第一组输入输出驱动模块；并且在第一分区读取模式中，原由第二组输入输出驱动模块输入的另一测试型样信号经过耦接的第二接脚导线总线与第二驱动导线总线输出至第二组输入输出驱动模块；以及

3）在第二分区读取模式中，原由第二组输入输出驱动模块输入的另一测试型样信号由第二测试区经由第三接脚导线总线与第二驱动导线总线输出至第二组输入输出驱动模块；并且在第二分区读取模式中，原由第一组输入输出驱动模块输入的测试型样信号经过耦接的第四接脚导线总线与第一驱动导线总线输出至第一组输入输出驱动模块。

作为上述一种多驱动器交叉连接的内存测试装置的测试方法的优选方案，其中所述第一终端器总线邻靠第一组输入输出驱动模块，第二终端器总线邻靠第二组输入输出驱动模块。

作为上述一种多驱动器交叉连接的内存测试装置的测试方法的优选方案，其中所述第四接脚导线总线与第一接脚导线总线为等长。

作为上述一种多驱动器交叉连接的内存测试装置的测试方法的优选方案，其中所述第二接脚导线总线与第三接脚导线总线为等长。

本发明具有以下优点与功效：

1、可通过部分接脚导线总线分叉连接两驱动器，以通用于不同输入/输出位(例如4位与8位)待测内存元件的测试，而不需要更换测试治具；

2、可通过部分接脚导线总线分叉连接两驱动器，将测试型样信号同步写入多个待测内存元件再分区读取，以使测试过程中不需要移除待测内存元件且不需要减少元件装载数量。

附图说明

图1：根据本发明的一具体实施例绘示于读/写4位测试模式(4 bits Test Mode)输入/输出接脚时的多驱动器交叉连接的内存测试装置的电路示意图；

图2：根据本发明的一具体实施例绘示于写入8位输入/输出接脚时(即8位同步输入模式)的多驱动器交叉连接的内存测试装置的电路示意图；

图3：根据本发明的一具体实施例绘示于读取第一测试区内8位输入/输出接脚时(即8位输出模式的第一次分区操作)的多驱动器交叉连接的内存测试装置的电路示意图；

图4：根据本发明的一具体实施例绘示于读取第二测试区内8位输入/输出接脚时(即8位输出模式的第二次分区操作)的多驱动器交叉连接的内存测试装置的电路示意图。

【主要元件符号说明】

第一接脚导线总线-111；第二接脚导线总线-112；第三接脚导线总线-113；第四接脚导线总线-114；节点-115、116；第一测试区-121；第二测试区-122；第一组输入输出驱动模块-130；第一驱动导线总线-131；第一终端器总线-132；电压终端件总线-132A； 电阻总线-132B；接地-132C；第一接地导线总线-133；输入驱动器-134；输出接受器-135；第二组输入输出驱动模块-140；第二驱动导线总线-141；第二终端器总线-142；第二接地导线总线-143；

输入/输出接脚-DQ 0~3、DQ 4~7。   

具体实施方式

以下将配合附图示详细说明本发明的实施例，然应注意的是，该附图均为简化的示意图，仅以示意方法来说明本发明的基本架构或实施方法，故仅显示与本发明有关的元件与组合关系，并非用于限制本发明。

根据本发明的一具体实施例，一种多驱动器交叉连接的内存测试装置举例说明于图1至图4不同模式的示意图。本发明多驱动器交叉连接的内存测试装置应用于测试内存元件的输入/输出接脚，而装设于一测试治具内。该内存测试装置包含一第一接脚导线总线111、一第二接脚导线总线112、一第三接脚导线总线113与一第四接脚导线总线114、一第一组输入输出驱动模块130、一第一终端器总线132、一第二组输入输出驱动模块140以及一第二终端器总线142。

第一接脚导线总线111与第二接脚导线总线112连接至一第一测试区121。第一测试区121的位置对应于一插座连接器，用以装载并导接一第一待测内存元件。其中，第一待测内存元件具有输入/输出接脚DQ 0~3与输入/输出接脚DQ 4~7，当作为4位应用时，输入/输出接脚DQ 0~3共有四个供4位的信号输入/输出；当作为8位应用时，输入/输出接脚DQ 0~3与输入/输出接脚DQ 4~7共有八个供8位的信号输入/输出。第一接脚导线总线111为耦接至第一待测内存元件的输入/输出接脚DQ 0~3的导线表示，第二接脚导线总线112为耦接至第一待测内存元件的输入/输出接脚DQ 4~7的导线表示。

第三接脚导线总线113与第四接脚导线总线114连接至一第二测试区122。第二测试区122的位置对应于一插座连接器，用以装载并导接一第二待测内存元件。其中，与第一待测内存元件相同，该第二待测内存元件也具有输入/输出接脚DQ 0~3与输入/输出接脚DQ 4~7。第三接脚导线总线113为耦接至第二待测内存元件的输入/输出接脚DQ 0~3的导线表示，第四接脚导线总线114为耦接至第二待测内存元件的输入/输出接脚DQ 4~7的导线表示。

第一组输入输出驱动模块130经由一第一驱动导线总线131耦接至第一接脚导线总线111，并且第四接脚导线总线114以 Y形耦接于第一驱动导线总线131与第一接脚导线总线111之间的节点115。即在本实施例的测试过程中，第一组输入输出驱动模块130耦接至第一测试区121内第一待测内存元件的输入/输出接脚DQ 0~3与第二测试区122内第二待测内存元件的输入/输出接脚DQ 4~7。第一组输入输出驱动模块130包含有一输入驱动器134与一输出接受器135，用以驱动一测试型样信号(PAT)的输入与输出。此外，第一终端器总线132经由一第一接地导线总线133耦接至第一驱动导线总线131。第一终端器总线132具有一电压终端件总线132A，其串接在一电阻总线132B与一接地132C之间。当在读取模式下，能使第一终端器总线132耦接至第一测试区121内第一待测内存元件的输入/输出接脚DQ 0~3与第二测试区122内第二待测内存元件的输入/输出接脚DQ 4~7。

第二组输入输出驱动模块140经由一第二驱动导线总线141耦接至第三接脚导线总线113，并且第二接脚导线总线112以Y形耦接于第二驱动导线总线141与第三接脚导线总线113之间的节点116。即在本实施例的测试过程中，第二组输入输出驱动模块140耦接至第一测试区121内第一待测内存元件的输入/输出接脚DQ 4~7与第二测试区122内第二待测内存元件的输入/输出接脚DQ 0~3。第二组输入输出驱动模块140的结构可与第一组输入输出驱动模块130相同。此外，第二终端器总线142经由一第二接地导线总线143耦接至第二驱动导线总线141。第二终端器总线142的结构可与第一终端器总线132相同，其包含一串接在电阻总线与接地之间的电压终端件总线。当在读取模式下，能使第二终端器总线142耦接至第一测试区121内第一待测内存元件的输入/输出接脚DQ 4~7与第二测试区122内第二待测内存元件的输入/输出接脚DQ 0~3。在本实施例中，第一终端器总线132邻靠第一组输入输出驱动模块130，第二终端器总线142邻靠第二组输入输出驱动模块140，以有效缩短第一接地导线总线133与第二接地导线总线143的长度。

如图1所示，该内存测试装置可适用于4个输入/输出位的测试模式(x4 Test Mode)内存测试。在4位的写入模式中，由第一组输入输出驱动模块130输入的测试型样信号(PAT)可经由第一驱动导线总线131与第一接脚导线总线111输入至第一测试区121内的DQ 0~3接脚；由第二组输入输出驱动模块140输出的测试型样信号(PAT)可经由第二驱动导线总线141与第三接脚导线总线113输入至第二测试区122内的DQ 0~3接脚，即达到多个待测内存元件的4位测试模式(x4 Test Mode)写入，其中第一测试区121与第二测试区122内的DQ 4~7接脚为非致能脚位，故图1中以反黑表示。同样地，在4位的读取模式中，写入于待测内存元件内的测试型样信号(PAT)也可由测试区121和测试区122内的DQ 0~3接脚经过耦接导线传输至对应的输入输出驱动模块130或140。故，第一驱动导线总线131与第一接脚导线总线111的连接以及第二驱动导线总线141与第三接脚导线总线113的连接都以双箭头表示信号的双向传输。

如图2所示，该内存测试装置可适用于8个输入/输出位的内存测试。首先，第一测试区121内装载有一第一待测内存元件，第二测试区122内装载有一第二待测内存元件。在8位的写入模式中，由第一组输入输出驱动模块130输入的测试型样信号(PAT)可经由第一驱动导线总线131与第一接脚导线总线111输入至第一测试区121内的DQ 0~3接脚，同时也经由第一驱动导线总线131与Y形耦接的第四接脚导线总线114输入至第二测试区122内的DQ 4~7接脚。此外，由第二组输入输出驱动模块140输入的测试型样信号(PAT)可经由第二驱动导线总线141与第三接脚导线总线113输入至第二测试区122内的DQ 0~3接脚，同时也经由第二驱动导线总线141与Y形耦接的第二接脚导线总线112输入至第一测试区121内的DQ 4~7接脚。借此，达到多个待测内存元件的8位交叉且同步的写入。因此，第一接脚导线总线111、第二接脚导线总线112、第三接脚导线总线113与第四接脚导线总线114的输入端都以单箭头表示8位信号的写入路径。特别的是，输入至第二接脚导线总线112与第四接脚导线总线114的测试型样信号(PAT)不是来自对应连接的驱动器，而是分别来自交叉连接的第二组输入输出驱动模块140与第一组输入输出驱动模块130。

此外，较佳地，第四接脚导线总线114可与第一接脚导线总线111为等长。借此，由第一组输入输出驱动模块130输出的测试型样信号(PAT)可在无信号延迟的时间差异的状态下同时传输至第一测试区121内的DQ 0~3接脚与第二测试区122内的DQ 4~7接脚，以避免信号到两测试区会有不同步现象。更佳地，第二接脚导线总线112也可与第三接脚导线总线113为等长，也可使由第二组输入输出驱动模块140输出的测试型样信号(PAT)可在无信号延迟的时间差异的状态下同时传输至第一测试区121内的DQ 4~7接脚与第二测试区内122的DQ 0~3接脚，以避免信号到两测试区会有不同步现象。

如图3所示为内存测试装置在8个输入/输出位的内存测试中8位的分区读取模式中，首先关闭第二测试区122的致能信号(CS)，原由第一组输入输出驱动模块输入的测试型样信号(PAT)利用位于第一测试区121内的DQ 0~3接脚、经过耦接的第一接脚导线总线111与第一驱动导线总线131、输出至第一组输入输出驱动模块130。而另一测试型样信号(PAT)由位于第一测试区121内的DQ 4~7接脚、经过耦接的第二接脚导线总线112与第二驱动导线总线141、输出至第二组输入输出驱动模块140，以完成第一待测内存元件的8位读取测试。

之后，如图4所示，开启第二测试区122并关闭第一测试区121的致能信号(CS)，一测试型样信号(PAT)由位于第二测试区122内的DQ 0~3接脚，经过耦接的第三接脚导线总线113与第二驱动导线总线141输出至第二组输入输出驱动模块140。而另一测试型样信号(PAT)由位于第二测试区122内的DQ 4~7接脚，经过耦接的第四接脚导线总线114与第一驱动导线总线131输出至第一组输入输出驱动模块130，以完成第二待测内存元件的8位读取测试。

因此，本发明的多驱动器交叉连接的内存测试装置能通用于不同输入/输出位(例如4位测试模式(4 bits Test Mode)与8位)待测内存元件的测试，而不需要更换测试治具。并且，可将测试型样信号同步写入多个待测内存元件再分区读取，测试过程中不需要移除待测内存元件且不需要减少元件装载数量。

此外，本发明并不限定于4与8位测试模式的共享，当每一导线总线的导线数量由4个增加8个，则可以达到8与16位测试模式的共享等可依此类推。

以上所述，仅为本发明的较佳实施例，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭示如上，然而并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明精神的范围内，所作的任何修改、等效性变化与修饰等，均仍属于本发明的保护范围之内。

Claims (8)

1.一种多驱动器交叉连接的内存测试装置，其特征在于，所述多驱动器交叉连接的内存测试装置包含：

第一接脚导线总线及第二接脚导线总线，其连接至第一测试区；

第三接脚导线总线及第四接脚导线总线，其连接至第二测试区；

第一组输入输出驱动模块，其经由第一驱动导线总线耦接至第一接脚导线总线，且第四接脚导线总线以Y形耦接于第一驱动导线总线与第一接脚导线总线之间的节点；

第一终端器总线，其经由第一接地导线总线耦接至第一驱动导线总线；

第二组输入输出驱动模块，其经由第二驱动导线总线耦接至第三接脚导线总线，且第二接脚导线总线以Y形耦接于第二驱动导线总线与第三接脚导线总线之间的节点；以及

第二终端器总线，其经由第二接地导线总线耦接至第二驱动导线总线；

其中，该内存测试装置更包括一第一待测内存元件与一第二待测内存元件，每一个用以装载于该第一测试区内的一第一待测内存元件与用以装载于该第二测试区内的一第二待测内存元件各具有多数个第一输入/输出接脚与多数个第二输入/输出接脚；

其中该第一待测内存元件连接于该第一接脚导线总线的该些第一输入/输出接脚的任意一个在脚位定义上不同于该第二待测内存元件连接于该第四接脚导线总线的该些第二输入/输出接脚的任意一个，其中该第一接脚导线总线与该第四接脚导线总线连接至该第一组输入输出驱动模块；并且，

其中该第一待测内存元件连接于该第二接脚导线总线的该些第二输入/输出接脚的任意一个在脚位定义上不同于该第二待测内存元件连接于该第三接脚导线总线的该些第一输入/输出接脚的任意一个，其中该第二接脚导线总线与该第三接脚导线总线连接至该第二组输入输出驱动模块。

2.根据权利要求1所述多驱动器交叉连接的内存测试装置，其特征在于，所述第一终端器总线邻靠第一组输入输出驱动模块，第二终端器总线邻靠第二组输入输出驱动模块。

3.根据权利要求1或2所述多驱动器交叉连接的内存测试装置，其特征在于，所述第四接脚导线总线与第一接脚导线总线为等长。

4.根据权利要求3所述多驱动器交叉连接的内存测试装置，其特征在于，所述第二接脚导线总线与第三接脚导线总线为等长。

5.一种测试方法，其特征在于，所述测试方法包含以下步骤：

提供一内存测试装置，包含：

第一接脚导线总线及第二接脚导线总线，其连接至第一测试区；

第三接脚导线总线及第四接脚导线总线，其连接至第二测试区；

第一组输入输出驱动模块，其经由第一驱动导线总线耦接至第一接脚导线总线，且第四接脚导线总线以Y形耦接于第一驱动导线总线与第一接脚导线总线之间的节点；

第一终端器总线，其经由第一接地导线总线耦接至第一驱动导线总线；

第二组输入输出驱动模块，其经由第二驱动导线总线耦接至第三接脚导线总线，且第二接脚导线总线以Y形耦接于第二驱动导线总线与第三接脚导线总线之间的节点；以及

第二终端器总线，其经由第二接地导线总线耦接至第二驱动导线总线；

其中，该内存测试装置更包括一第一待测内存元件与一第二待测内存元件，每一个用以装载于该第一测试区内的一第一待测内存元件与用以装载于该第二测试区内的一第二待测内存元件各具有多数个第一输入/输出接脚与多数个第二输入/输出接脚；

其中该第一待测内存元件连接于该第一接脚导线总线的该些第一输入/输出接脚的任意一个在脚位定义上不同于该第二待测内存元件连接于该第四接脚导线总线的该些第二输入/输出接脚的任意一个，其中该第一接脚导线总线与该第四接脚导线总线连接至该第一组输入输出驱动模块；并且，

其中该第一待测内存元件连接于该第二接脚导线总线的该些第二输入/输出接脚的任意一个在脚位定义上不同于该第二待测内存元件连接于该第三接脚导线总线的该些第一输入/输出接脚的任意一个，其中该第二接脚导线总线与该第三接脚导线总线连接至该第二组输入输出驱动模块；

1）在写入模式中，由第一组输入输出驱动模块送出一第一测试型样信号(PAT)，其经由第一驱动导线总线与第一接脚导线总线输入至第一测试区内，同时也经由第一驱动导线总线与Y形耦接的第四接脚导线总线输入至第二测试区内；并且在写入模式中，也由第二组输入输出驱动模块送出一第二测试型样信号，其经由第二驱动导线总线与第三接脚导线总线输入至第二测试区内，同时也经由第二驱动导线总线与Y形耦接的第二接脚导线总线输入至第一测试区内；

2）在第一分区读取模式中，读取在该第一测试区内的第一测试型样信号的结果并经由第一接脚导线总线与第一驱动导线总线输出至第一组输入输出驱动模块；并且在第一分区读取模式中，读取在该第一测试区内的该第二测试型样信号的结果并经过耦接的第二接脚导线总线与第二驱动导线总线输出至第二组输入输出驱动模块；以及

3）在第二分区读取模式中，读取在该第二测试区内入的该第二测试型样信号的结果并经由第三接脚导线总线与第二驱动导线总线输出至第二组输入输出驱动模块；并且在第二分区读取模式中，读取在该第二测试区内的该第一测试型样信号的结果经过耦接的第四接脚导线总线与第一驱动导线总线输出至第一组输入输出驱动模块。

6.根据权利要求5所述的测试方法，其特征在于，所述第一终端器总线邻靠第一组输入输出驱动模块，第二终端器总线邻靠第二组输入输出驱动模块。

7.根据权利要求5或6所述的测试方法，其特征在于，所述第四接脚导线总线与第一接脚导线总线为等长。

8.根据权利要求7所述的测试方法，其特征在于，所述第二接脚导线总线与第三接脚导线总线为等长。