CN1591035A - 用于选择测试模式输出通道的测试布置及方法 - Google Patents
用于选择测试模式输出通道的测试布置及方法 Download PDFInfo
- Publication number
- CN1591035A CN1591035A CNA2004100683423A CN200410068342A CN1591035A CN 1591035 A CN1591035 A CN 1591035A CN A2004100683423 A CNA2004100683423 A CN A2004100683423A CN 200410068342 A CN200410068342 A CN 200410068342A CN 1591035 A CN1591035 A CN 1591035A
- Authority
- CN
- China
- Prior art keywords
- circuit under
- under test
- unit
- test
- passage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
一种用于测试待测电路单元(101、101a～101n)的测试布置，具有：测试设备，用于保持待测电路单元；输入/输出通道(DQ0～DQn)，用于将所述待测电路单元与所述测试设备相连，以及用于与所述待测电路单元交换测试数据；以及测试模式输出通道(103、103a～103n)，用于输出来自所述待测电路单元的测试结果数据(104、104a～104n)，其中在所述待测电路单元中设置至少一个转向单元(102、102a～102n)，用于将所述测试模式输出通道之一与所述输入/输出通道之一相连，从而可以将从所述待测电路单元)输出的所述测试结果信号从所述待测电路单元转向所述输入/输出通道中指定的一个。
Description
技术领域
本发明大体上涉及一种用于对待测电路单元进行测试的测试布置(test arrangement)，更具体地，涉及一种其中能够选择待测电路单元中的测试模式输出通道(output channel)的测试布置。本发明还涉及一种相应的测试方法。
本发明具体涉及一种用于对待测电路进行测试的测试布置，具有：测试设备，用于保持待测电路单元；输入/输出通道(input/outputchannel)，用于将待测电路与测试设备相连，并与待测电路单元交换测试数据；以及测试模式输出通道，用于输出来自待测电路单元的测试结果信号。
本发明还尤其涉及一种用于测试待测电路单元的测试方法，其中执行以下步骤：将待测电路单元插入测试设备；通过输入/输出通道，将待测电路单元与测试设备相连；通过输入/输出通道，与待测电路单元交换测试数据；以及利用测试模式输出通道，输出来自待测电路单元的测试结果信号。
背景技术
为了提高测试设备中对待测电路单元进行测试的并行程度，当前在电路单元的制造中引入了高级压缩测试模式(ACTM)。在这种情况下，待测电路单元通过其输入/输出通道并联，并被并行启动，以便确保测试期间最优的并行程度。
图1示出了用于对待测芯片1、2、…、n进行测试的传统测试布置。作为示例，图1示出了两个待测电路单元，即芯片1和芯片2如何与输入/输出通道DQ0、DQ1、DQ2和DQ3相连。
从图1可以看到，待测芯片1、…、n共享所有的输入/输出通道。当使用前述高级压缩测试模式(ACTM)时，问题在于需要通过输入/输出通道DQ0～DQ3输出来自芯片的各个ACTM输出信号。由于两个或多个芯片共享输入/输出通道，如前所述，传统的测试布置遇到了以下问题：使用相同的对应连接引脚来输出ACTM输出信号的待测芯片在输入/输出通道DQ0～DQ3之一上重叠输出信号。
作为示例，图1示出了待测芯片具有与待测芯片的第一输入/输出通道DQ0相连的ACTM输出通道。因此，存在严重的缺点：由于ACTM输出信号必须不重叠在输入/输出通道上，不能提供测试待测芯片的并行程度。
具体地，在形成了完整芯片的堆叠芯片的情况下，传统的测试布置具有极大的缺点。为了解决此问题，已经提出在堆叠完整芯片或片夹(magazine)内设置适当的配线，从而防止ACTM输出信号重叠。在这种情况下，将来自多个芯片的输出信号转向不同的测试通道。但是，此传统的程序具有不能在所有情况下改变封装内部配线的缺点，例如，在堆叠芯片(“堆叠元件”)的情况下。
因此，传统测试布置和相应的测试方法的缺点在于将ACTM输出信号输出到由多个芯片所使用的输入/输出通道上降低了测试待测芯片的并行程度。
发明内容
因此，本发明的目的是提出一种测试布置，增加用于测试待测电路单元的并行程度，并减少测试时间。
本发明通过具有权利要求1所述特征的测试布置来实现此目的。
此外，通过权利要求8中所描述的用于测试待测电路单元的方法来实现此目的。
此外，在从属权利要求中可以找出对本发明的其他限定。
本发明的基本概念在于：对于在测试布置中被插入测试设备中的待测电路单元，包含附加的逻辑电路单元，用于将来自待测电路单元的ACTM输出信号转向待测电路单元中的输入/输出通道中指定的一个。
为此目的，本发明的测试布置提供至少一个转向单元(diversionunit)，用于将测试模式输出通道之一与输入/输出通道之一相连，从而可以将从待测电路单元输出的测试结果信号从待测电路单元转向输入/输出通道中指定的一个。在这种情况下，测试模式输出通道之一与待测电路单元中的输入/输出通道之一相连。
因此，插入在待测电路单元中的附加的逻辑电路单元允许把将要输出的ACTM输出信号转向指定的输入/输出连接引脚(I/O引脚)。
因此，本发明的一个优势在于，可以减少测试待测电路单元所需的测试时间，由于提高了测试待测电路单元的并行程度。测试待测电路单元的并行程度的提高起因于未将ACTM输出信号重叠在一个特定的输入/输出通道上，而是按照指定的方式转向不同的输入/输出通道或者可以设置在其上的事实。
因此，有利地设计本发明的测试布置，从而即使是包括不同电路单元并容纳在单一封装内的堆叠完整芯片，也能够有效且以较高并行程度地对其进行测试。
本发明的用于测试待测电路单元的测试布置实质上具有：
a)测试设备，用于保持待测电路单元，所述待测电路单元利用其适当的输入/输出连接引脚与所述测试设备进行电连接；
b)输入/输出通道，用于将所述待测电路单元与所述测试设备相连，以及用于与所述待测电路单元交换测试数据；以及
c)测试模式输出通道，用于输出来自所述待测电路单元的测试结果数据，每个所述待测电路单元具有至少一个转向单元，用于将所述测试模式输出通道之一与所述输入/输出通道之一相连，从而可以将从所述待测电路单元输出的所述测试结果信号从所述待测电路单元转向所述输入/输出通道中指定的一个。
此外，本发明的用于测试待测电路单元的方法实质上具有以下步骤：
a)将待测电路单元插入测试设备，并将其与测试设备电连接；
b)通过输入/输出通道，将待测电路单元与测试设备相连；
c)通过输入/输出通道与待测电路单元交换测试数据；
d)利用测试模式输出通道，从待测电路单元输出测试结果信号，此外，至少一个转向单元被用于通过将测试模式输出通道之一与待测电路单元中的输入/输出通道之一相连，将从待测电路单元输出的测试结果信号转向测试模式输出通道中指定的一个。
从属权利要求包含对本发明各个主题的有利发展和改进。
根据本发明的一个优选发展，对于所有待测电路单元，并行设置用于将测试设备与待测电路单元相连且用于与待测电路单元交换数据的输入/输出通道。
根据本发明的另一优选发展，待测电路单元中的转向单元中的每一个还具有至少一个选择单元，用于输出指定要与待测电路单元中的测试模式输出通道相连的输入/输出通道的选择信号，以便将来自待测电路单元的测试结果信号转向所指定的输入/输出通道。
根据本发明的另一优选发展，待测电路单元中的转向单元中的每一个还具有至少一个连接单元，可以用于将待测电路单元中的测试模式输出通道与根据由选择单元输出的选择信号而指定的输入/输出通道相连。
优选地，所述连接单元是解复用单元的形式的，所述解复用单元针对输入/输出通道，对测试模式输出通道上的测试结果信号进行解复用。
根据本发明的另一优选发展，将待测电路单元中的至少一个选择单元设置为4位寄存器，以便输出选择信号。优选地，于是，可以将ACTM输出信号，即测试结果信号按照可指定的方式转向16个输入/输出通道之一。
根据本发明的另一优选发展，待测电路单元堆叠在电子芯片，即完整芯片中。
根据本发明的另一优选发展，利用ACTM(高级压缩测试模式)，对待测电路单元进行测试。
除了ACTM测试模式以外，使用插入到待测电路单元中的逻辑电路单元，以便有利地允许对相应测试结果信号的转向。
根据本发明的另一优选发展，通过利用针对待测电路单元的标识元件的选择性寻址，指定要与待测电路单元中的测试模式输出通道相连的输入/输出通道，以便将来自待测电路单元的测试结果信号转向所指定的输入/输出通道。
根据本发明的另一优选发展，利用通过选择通道而提供的电路单元选择信号来指定要与待测电路单元中的测试模式输出通道相连的输入/输出通道，以便将来自待测电路单元的测试结果信号转向所指定的输入/输出通道。
根据本发明的另一优选发展，利用焊接和/或激光熔融来规定要与待测电路单元中的测试模式输出通道相连的输入/输出通道，以便将来自待测电路单元的测试结果信号转向所指定的输入/输出通道。
附图说明
在附图中，示出了本发明的典型实施例，并在以下的描述中，对其进行更为详细的解释。
在附图中：
图1示出了用于测试待测电路单元的传统测试布置；
图2示出了基于本发明的优选典型实施例的测试布置；
图3示出了根据本发明的优选典型实施例，具有额外插入在待测电路单元中的逻辑电路单元的待测电路单元的设计；以及
图4示出了本发明的测试方法的流程图。
具体实施方式
图2示出了根据本发明的优选典型实施例的、用于测试待测电路单元101a、101b、…、101n的测试布置的方框图。图2所示的方框图示出了两个待测电路单元101a、101b。
应当指出的是，本发明的用于测试待测电路单元的测试方法事实上允许任意数量的待测电路单元101a～101n并联。
待测电路单元与输入/输出通道DQ0～DQn并联。在图2所示的典型实施例中，设置了四个输入/输出通道DQ0、DQ1、DQ2和DQ3。利用高级压缩测试模式，即ACTM来测试待测电路单元101a～101n，所述测试以如下形式进行：如果待测电路单元101a～101n无故障，则在输入/输出通道DQ0～DQ3之一上输出逻辑1，即表示“通过”。
另一方面，如果在输入/输出通道DQ0～DQ3之一上输出的测试结果信号104a～104n为逻辑“0”，即如果表示“故障”，则待测电路单元101a～101n存在故障。为了获得与各个待测电路单元101a～101n相对应的测试结果信号104a～104n，根据ACTM方法，利用适当的待测电路单元101a～101n执行不同的处理程序。
作为示例，测试模式设置特定的寄存器，通过指定特定的地址，写入寄存器，并根据X和Y坐标，再次读取寄存器。ACTM方法类似地向待测电路单元101a～101n提供实际数据信号与标称数据信号之间的比较。
为了执行ACTM方法，将也设置为堆叠电路单元(堆叠芯片)的待测电路单元101a～101n安装在测试设备(未示出)中的高精度适配器上，将其与测试设备电连接。本发明的测试布置尤其有利于堆叠芯片，即设置在封装内部并不能再改变其再封装内部的配线的元件。根据本发明，每个待测电路单元101a～101n具有转向单元102a～102n。下面，将参照图3，对此转向单元102a～102n进行详细描述。
图2中的方框图示出了在分别与测试结果信号104a～104n相关联的不同测试模式输出通道103a～103n上输出由待测电路单元101a～101n输出的测试结果信号104a～104n。这是可能的，因为特定待测电路单元101a～101n中的转向单元102a～102n能够将相应的测试结果信号104a～104n转向输入/输出通道DQ0～DQ3中各个不同的通道。
尽管图2示出了四个不同的输入/输出通道DQ0、DQ1、DQ2和DQ3，应当理解的是，本发明并不局限于四个输入/输出通道DQ0～DQ3，而可以利用相应的转向单元102a～102n寻址任意数量的输入/输出通道。优选地，目前在待测电路单元中设置了16个输入/输出通道DQ0～DQ15，尤其是在被设置为堆叠元件的待测电路单元中，如以下参照图3所述。
因此，图示在待测电路单元101a～101n中的转向单元102a～102n根据选择信号(以下描述)，确保相应的测试结果信号104a～104n并不像基于现有技术的测试布置中的情况那样，重叠在单一的输入/输出通道DQ0～DQ3上。而是，可以使用本发明的测试布置，在待测电路单元中的专用输入/输出通道DQ0～DQn上输出每个测试结果信号104a～104n，假设存在足够数量的输入/输出通道DQ0～DQn。
图3更为详细地示出了设置在待测电路单元101中的逻辑电路单元，所述逻辑电路单元是转向单元102的形式的。除转向单元102之外，图3所示的待测电路单元101还包括测试模式单元108，其提供测试序列，例如符合ACTM(高级压缩测试模式)方法。测试模式单元108在测试模式输出通道103上输出测试结果信号104。
应当指出的是，测试布置中要在测试中进行测试的所有电路单元101a～101n均为如图3所示的待测电路单元101的形式的，以便提供对测试并行程度的最佳提高。
根据本发明，将测试模式输出通道103转向输入/输出通道DQ0～DQ15中指定的一个(图3所示的本发明的典型实施例具有16个输入/输出通道DQ0～DQ15)。利用设置在待测电路单元101中的转向单元102中的连接单元106来实现转向，连接单元106将指定的选择信号107用作提供测试结果信号104到输入/输出通道DQ0～DQ15中指定的一个的转向的基础。
可以按照不同的方式实现在连接单元106中提供的转向。作为示例，连接单元106可以是解复用单元的形式的，针对相应的输入/输出通道DQ0～DQ15，对测试模式输出通道103上的测试结果信号104进行解复用。为此目的，待测电路单元101中的转向单元102包含选择单元105(应当指出，可以将这种选择单元105a～105n设置在每个待测电路单元101a～101n中)，用于输出选择信号107。根据本发明的一个优选发展，将选择单元105设置为4位寄存器，从而能够有选择地寻址或选择16个输入/输出通道DQ0～DQ15。
在这种情况下，可以在对待测电路单元进行测试之前，将4位寄存器设置为特定值，于是，此数值确定了用于输出ACTM输出信号的所需输出连接引脚。剩余的输出通道处于高阻状态，以避免对驱动该通道的输出通道的干扰。
应当指出，可以将输入/输出通道DQ0～DQ15设置为I/O通道。本发明的测试布置意味着：现在，对于测试模式输出通道103a～103n，可以被转向不同的输入/输出通道DQ0～DQn。因此，在整个系统中，可以在输入/输出通道DQ0上读取出来自待测电路单元101a的测试结果信号104a，可以在输入/输出通道DQ1上读取出来自待测电路单元101b的测试结果信号104b等，参见图2。
此外，可以通过利用针对待测电路单元101的标识元件的有选择的寻址来指定要与待测电路单元101中的测试模式输出通道103相连的输入/输出通道DQ0～DQ15，以便将来自待测电路单元的测试结果信号104转向所指定的输入/输出通道。此外，有利的是，利用通过选择通道提供的电路单元选择信号来指定要与待测电路单元101中的测试模式输出通道103相连的输入/输出通道DQ0～DQ15，以便将来自待测电路单元101的测试结果信号104转向所指定的输入/输出通道。
本发明的方法有利地允许利用焊接和/或激光熔融来规定要与待测电路单元101中的测试模式输出通道103相连的输入/输出通道DQ0～DQ15，以便将来自待测电路单元的测试结果信号104转向所指定的输入/输出通道DQ0～DQ15。
例如，为了测试512M的D14 DDR SDRAM芯片，有利地使用本发明的测试布置。按照堆叠版式生产出该芯片。此堆叠芯片包含两个512M的D14芯片，因此具有1024Mbit或1Gbit的存储容量。
在这种芯片(待测电路单元)的情况下，在内部，所有连接引脚均并行连接在一起，除了针对CS(片选)信号和CKE(时钟使能)信号的连接引脚。当测试这种堆叠芯片时，不可能同时操作封装中的两个前述单芯片，由于在这种情况下，如在对传统测试方法的解释中参照图1已经进行了描述那样，ACTM输出信号将重叠在一个相应的输入/输出通道上。当使用传统方法时，将首先激活第一芯片，并以信号CS1进行测试。接下来，传统的方法将要求激活该芯片封装中的第二芯片，并以信号CS2进行测试。与具有512M的D14(未堆叠)相比，以因子2增加了测试时间。
有利地，可以使用本发明的测试布置来并行测试芯片封装中的两个单芯片(第一芯片和第二芯片)。对堆叠芯片的总测试时间对应于对两个芯片之一的测试时间。因此，节省了测试时间，并降低了测试成本。
图4示出了本发明的测试方法的流程图。当启动本发明的用于测试待测电路单元的测试方法时，在初始化步骤S100中，初始化所有待测电路单元。当启动电源或待测电路单元与电源相连时，提供此初始化步骤。然后，处理进行到测试模式步骤S102。
在测试模式步骤S102中，处理进入高级压缩测试模式(ACTM)。根据本发明，然后，在相应的选择步骤S101a～S101n中，选择每个单独的待测电路单元101a～101n，即有选择地寻址“芯片1”、“芯片2”、“芯片3”、…、“芯片n”。在选择步骤S101a～S101n中，将惟一的连接引脚设置为测试模式输出通道103a～103n。当针对每个待测电路单元101a～101n选择ACTM输出连接引脚时，可以在并行测试步骤S103中，执行针对所有并联待测电路单元101a～101n的测试序列。可以由测试设备评估ACTM逻辑的输出，这是因为每个待测电路单元101a～101n在不同的输入/输出通道上输出信号。
在由图4中的S所表示的部分中，有选择地选择每个待测电路单元101a～101n，而在由图4中的P所表示的部分中，并行测试待测电路单元101a～101n。
对于如图1所示的传统测试布置，参考本说明书背景技术中的描述。
尽管上面已经利用优选典型实施例对本发明进行了描述，但本发明并不局限于此，而可以按照多种方式进行修改。
本发明也并不局限于所述应用选项。
参考符号列表
在附图中，相同的参考符号表示相同或具有相同功能的元件或步骤。
101， 待测电路
101a～
101n
102， 转向单元
102a～
102n
103， 测试模式输出通道
103a～
103n
104， 测试结果信号
104a～
104n
105， 选择单元
105a～
105n
106 连接单元
107 选择信号
108 测试模式单元
DQ0～DQn 输入/输出通道
S100 初始化步骤
S101a～ 选择步骤
S101n
S102 测试模式步骤
S103 并行测试步骤
Claims (16)
1、一种用于测试待测电路单元(101、101a～101n)的测试布置，具有：
a)测试设备，用于保持待测电路单元(101、101a～101n)；
b)输入/输出通道(DQ0～OQn)，用于将所述待测电路单元(101、101a～101n)与所述测试设备相连，以及用于与所述待测电路单元(101、101a～101n)交换测试数据；以及
c)测试模式输出通道(103、103a～103n)，用于输出来自所述待测电路单元(101、101a～101n)的测试结果数据(104、104a～104n)，
其中每个所述待测电路单元(101、101a～101n)具有：
d)至少一个转向单元(102、102a～102n)，用于将所述测试模式输出通道(103、103a～103n)之一与所述输入/输出通道(DQ0～DQn)之一相连，从而可以将从所述待测电路单元(101、101a～101n)输出的所述测试结果信号(104、104a～104n)从所述待测电路单元(101、101a～101n)转向所述输入/输出通道(DQ0～DQn)中指定的一个。
2、根据权利要求1所述的测试结构，其特征在于
对于所有待测电路单元(101、101a～101n)，并行设置用于将测试设备与待测电路单元(101、101a～101n)相连且用于与待测电路单元(101、101a～101n)交换数据的输入/输出通道(DQ0～DQn)。
3、根据权利要求1所述的测试结构，其特征在于
待测电路单元(101、101a～101n)中的转向单元(102、102a～102n)中的每一个还具有至少一个选择单元(105、105a～105n)，用于输出指定要与待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)相连的输入/输出通道(DQ0～DQn)的选择信号(107)，以便将来自待测电路单元(101、101a～101n)的测试结果信号(104、104a～104n)转向所指定的输入/输出通道(DQ0～DQn)。
4、根据权利要求1或3所述的测试结构，其特征在于
待测电路单元(101、101a～101n)中的转向单元(102、102a～102n)中的每一个还具有至少一个连接单元(106)，可以用于将待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)与根据由选择单元(105、105a～1054n)输出的选择信号(107)而指定的输入/输出通道(DQ0～DQn)相连。
5、根据权利要求4所述的测试结构，其特征在于
所述连接单元(106)是解复用单元的形式的，所述解复用单元针对输入/输出通道(DQ0～DQn)，对测试模式输出通道(103、103a～103n)上的测试结果信号(104、104a～104n)进行解复用。
6、根据权利要求3或4所述的测试结构，其特征在于
将待测电路单元(101、101a～101n)中的至少一个选择单元(105、105a～105n)设置为4位寄存器，以便输出选择信号。
7、根据权利要求1所述的测试结构，其特征在于
待测电路单元(101、101a～101n)堆叠在电子芯片中。
8、一种用于测试待测电路单元(101、101a～101n)的方法，具有以下步骤：
a)将待测电路单元(101、101a～101n)插入测试设备；
b)通过输入/输出通道(DQ0～DQn)，将待测电路单元(101、101a～101n)与测试设备相连；
c)通过输入/输出通道(DQ0～DQn)与待测电路单元(101、101a～101n)交换测试数据；以及
d)利用测试模式输出通道(103、103a～103n)，从待测电路单元(101、101a～101n)输出测试结果信号(104、104a～104n)，
其中所述方法还包括以下步骤：
e)至少一个转向单元(102、102a～102n)被用于通过将测试模式输出通道(103、103a～103n)与待测电路单元(101、101a～101n)中的输入/输出通道(DQ0～DQn)中指定的一个相连，将从待测电路单元(101、101a～101n)输出的测试结果信号(104、104a～104n)转向测试模式输出通道(DQ0～DQn)中指定的一个。
9、根据权利要求8所述的方法，其特征在于
对于所有待测电路单元(101、101a～101n)，并行设置用于将测试设备与待测电路单元(101、101a～101n)相连且用于与待测电路单元(101、101a～101n)交换数据的输入/输出通道(DQ0～DQn)。
10、根据权利要求8所述的方法，其特征在于
利用从设置在待测电路单元(101、101a～101n)中的转向单元(102、102a～102n)中的选择单元(105、105a～105n)输出的选择信号(107)，指定要与待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)相连的输入/输出通道(DQ0～DQn)，以便将来自待测电路单元(101、101a～101n)的测试结果信号(104、104a～104n)转向所指定的输入/输出通道(DQ0～DQn)。
11、根据权利要求8或10所述的方法，其特征在于
利用设置在待测电路单元(101、101a～101n)中的转向单元(102、102a～102n)中的连接单元(106)，将待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)与根据由选择单元(105、105a～105n)输出的选择信号(107)而指定的输入/输出通道(DQ0～DQn)相连。
12、根据权利要求11所述的方法，其特征在于
利用解复用单元形式的连接单元(106)，针对输入/输出通道(DQ0～DQn)，对在待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)上提供的测试结果信号(104、104a～104n)进行解复用。
13、根据权利要求8所述的方法，其特征在于
利用ACTM(高级压缩测试模式)，对待测电路单元(101、101a～101n)进行测试。
14、根据权利要求8所述的方法，其特征在于
通过利用针对待测电路单元(101、101a～101n)的标识元件的选择性寻址，指定要与待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)相连的输入/输出通道(DQ0～DQn)，以便将来自待测电路单元(101、101a～101n)的测试结果信号(104、104a～104n)转向所指定的输入/输出通道(DQ0～DQn)。
15、根据权利要求8所述的方法，其特征在于
利用通过选择通道而提供的电路单元选择信号来指定要与待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)相连的输入/输出通道(DQ0～DQn)，以便将来自待测电路单元(101、101a～101n)的测试结果信号(104、104a～104n)转向所指定的输入/输出通道(DQ0～DQn)。
16、根据权利要求8所述的方法，其特征在于
利用焊接和/或激光熔融来规定要与待测电路单元(101、101a～101n)中的测试模式输出通道(103、103a～103n)相连的输入/输出通道(DQ0～DQn)，以便将来自待测电路单元(101、101a～101n)的测试结果信号(104、104a～104n)转向所指定的输入/输出通道(DQ0～DQn)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10340828.2 | 2003-09-04 | ||
| DE10340828A DE10340828A1 (de) | 2003-09-04 | 2003-09-04 | Testanordnung und Verfahren zur Auswahl eines Testmodus-Ausgabekanals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1591035A true CN1591035A (zh) | 2005-03-09 |
| CN100357753C CN100357753C (zh) | 2007-12-26 |
Family
ID=34223348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100683423A Expired - Fee Related CN100357753C (zh) | 2003-09-04 | 2004-08-31 | 用于选择测试模式输出通道的测试布置及方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050055618A1 (zh) |
| CN (1) | CN100357753C (zh) |
| DE (1) | DE10340828A1 (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102104792A (zh) * | 2009-12-18 | 2011-06-22 | 鸿富锦精密工业（深圳）有限公司 | 视频图像数组信号测试控制系统及方法 |
| CN102867545A (zh) * | 2011-07-05 | 2013-01-09 | 力成科技股份有限公司 | 多驱动器交叉连接的内存测试装置及其使用方法 |
| WO2017197638A1 (en) * | 2016-05-20 | 2017-11-23 | Credo Technology Group Ltd. | Scan based test design in serdes applications |
| CN109507569A (zh) * | 2018-12-20 | 2019-03-22 | 深圳市长龙铁路电子工程有限公司 | 一种机车信号车载设备解码板的io测试方法 |
| CN114174843A (zh) * | 2021-10-30 | 2022-03-11 | 长江存储科技有限责任公司 | 测试设备中的测试器通道复用 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7945827B1 (en) * | 2006-12-28 | 2011-05-17 | Marvell International Technology Ltd. | Method and device for scan chain management of dies reused in a multi-chip package |
| US8576728B2 (en) * | 2009-09-30 | 2013-11-05 | Verizon Patent And Licensing Inc. | Resource management in dynamic network environments |
| CN105022684A (zh) * | 2014-04-23 | 2015-11-04 | 鸿富锦精密工业（深圳）有限公司 | 电子装置及其智能分析故障的方法 |
| KR102457825B1 (ko) * | 2018-04-10 | 2022-10-24 | 에스케이하이닉스 주식회사 | 반도체시스템 |
| CN108900419B (zh) * | 2018-08-17 | 2020-04-17 | 北京邮电大学 | Sdn架构下基于深度强化学习的路由决策方法及装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| JPH0234038A (ja) * | 1988-07-23 | 1990-02-05 | Hitachi Ltd | データ圧縮装置 |
| US5418470A (en) * | 1993-10-22 | 1995-05-23 | Tektronix, Inc. | Analog multi-channel probe system |
| JP3833341B2 (ja) * | 1997-05-29 | 2006-10-11 | 株式会社アドバンテスト | Ｉｃ試験装置のテストパターン発生回路 |
| US6557128B1 (en) * | 1999-11-12 | 2003-04-29 | Advantest Corp. | Semiconductor test system supporting multiple virtual logic testers |
| US6988232B2 (en) * | 2001-07-05 | 2006-01-17 | Intellitech Corporation | Method and apparatus for optimized parallel testing and access of electronic circuits |
| DE10143455B4 (de) * | 2001-09-05 | 2005-12-15 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen von zu testenden Schaltungseinheiten mit erhöhter Datenkompression für Burn-in |
| DE10150441B4 (de) * | 2001-10-12 | 2004-04-08 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiterspeichern |
| CN1548974A (zh) * | 2003-05-16 | 2004-11-24 | 中国科学院计算技术研究所 | 超大规模集成电路测试通道压缩方法及电路 |
-
2003
- 2003-09-04 DE DE10340828A patent/DE10340828A1/de not_active Ceased
-
2004
- 2004-08-25 US US10/926,371 patent/US20050055618A1/en not_active Abandoned
- 2004-08-31 CN CNB2004100683423A patent/CN100357753C/zh not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102104792A (zh) * | 2009-12-18 | 2011-06-22 | 鸿富锦精密工业（深圳）有限公司 | 视频图像数组信号测试控制系统及方法 |
| CN102104792B (zh) * | 2009-12-18 | 2013-11-20 | 鸿富锦精密工业（深圳）有限公司 | 视频图像数组信号测试控制系统及方法 |
| CN102867545A (zh) * | 2011-07-05 | 2013-01-09 | 力成科技股份有限公司 | 多驱动器交叉连接的内存测试装置及其使用方法 |
| CN102867545B (zh) * | 2011-07-05 | 2015-04-08 | 力成科技股份有限公司 | 多驱动器交叉连接的内存测试装置及其使用方法 |
| WO2017197638A1 (en) * | 2016-05-20 | 2017-11-23 | Credo Technology Group Ltd. | Scan based test design in serdes applications |
| CN109507569A (zh) * | 2018-12-20 | 2019-03-22 | 深圳市长龙铁路电子工程有限公司 | 一种机车信号车载设备解码板的io测试方法 |
| CN114174843A (zh) * | 2021-10-30 | 2022-03-11 | 长江存储科技有限责任公司 | 测试设备中的测试器通道复用 |
| CN114174843B (zh) * | 2021-10-30 | 2024-01-30 | 长江存储科技有限责任公司 | 测试设备中的测试器通道复用 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050055618A1 (en) | 2005-03-10 |
| CN100357753C (zh) | 2007-12-26 |
| DE10340828A1 (de) | 2005-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10297340B2 (en) | Switched interface stacked-die memory architecture | |
| CN1101062C (zh) | 半导体装置及其制造方法，存储器心部及外围电路芯片 | |
| CN103366798B (zh) | 动态随机存取存储器及制造方法、半导体封装件及封装方法 | |
| JP4245180B2 (ja) | 積層メモリ | |
| CN1188948C (zh) | 用于配置可编程逻辑单元阵列的方法及装置 | |
| CN1612265A (zh) | 半导体存储设备及其制造方法 | |
| CN1892890A (zh) | 数据输入和数据输出控制装置和方法 | |
| CN1815622A (zh) | 具有总线结构的半导体存储模块 | |
| CN101055768A (zh) | 半导体存储装置 | |
| CN1411070A (zh) | 半导体存储器件 | |
| CN1767054A (zh) | 存储器装置 | |
| CN1645511A (zh) | 叠层型半导体存储装置 | |
| CN1892896A (zh) | 具有总线结构的半导体存储模块 | |
| JP5481444B2 (ja) | 半導体装置 | |
| CN1741193A (zh) | 非易失性存储装置 | |
| CN1591035A (zh) | 用于选择测试模式输出通道的测试布置及方法 | |
| CN101051524A (zh) | 半导体存储器装置的数据输出电路及其控制方法 | |
| US6718432B1 (en) | Method and apparatus for transparent cascading of multiple content addressable memory devices | |
| CN1441437A (zh) | 用于对缺陷单元地址编程的缺陷单元地址编程电路和方法 | |
| CN1825480A (zh) | 具有信号延迟控制器的半导体存储器件及其方法 | |
| CN1604332A (zh) | 集成存储器电路 | |
| CN1694178A (zh) | 多端口存储装置 | |
| CN1427994A (zh) | 组合的按内容寻址存储器 | |
| CN101057300A (zh) | 半导体装置及其数据写入方法 | |
| CN1542862A (zh) | 动态随机存取存储器存储芯片的测试方法及电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20071226 Termination date: 20090930 |