CN1548974A - 超大规模集成电路测试通道压缩方法及电路 - Google Patents

Abstract

本发明涉及超大规模集成电路测试通道压缩方法。包括步骤：(1)确定待测芯片可用输出引脚的数目。(2)根据寄存器的个数，组合不确定位修正电路的反馈电路。(3)根据(1)(2)生成压缩电路。(4)根据待测芯片的工作频率，选择合适的器件。(5)预留电路的连线及位置。其电路，由N个需压缩电路及带线性反馈的寄存器链控制电路和不确定位修正电路组成。应用基于线性反馈压缩原理对芯片的输出进行压缩，使得能够使用具有较少测试通道的测试设备对具有大量引脚得芯片进行测试，而且不仅实现了通道上的压缩，同时也能实现时间上的压缩，综合减少了对测试设备的要求。

Description

超大规模集成电路测试通道压缩方法及电路

技术领域

本发明涉及集成电路芯片测试，特别是涉及超大规模集成电路测试通道压缩方法。

背景技术

随着工艺的发展，特别伴随着系统级芯片的发展，单个芯片上集成的逻辑单元(比如微处理器，存储器，DSPs，I/O控制器)越来越多，其功能也越来复杂，导致芯片和外部交互数据需要引脚也越来越多。对这些芯片的测试，必要要求测试设备能够提供足够多的测试通道，然而，具有大量测试通道的测试设备成本太高，在实际应用中并不现实。因而，如何利用较少测试通道的测试设备对具有较多引脚的芯片进行有效的测试就成为目前复杂芯片测试的难题之一。目前解决这一问题的方法有两种：一种是采用类似于边界扫描的方式，通过构建片外扫描链，来实现测试通道的节省。这种方法的缺点就在于不仅大大的增加了测试时间，而且它只适合于进行结构性测试。另一种是本发明所采用的方法，对目标芯片的输出进行压缩，将压缩后特征通过很少的输出引脚输出到测试设备上进行观察，达到压缩测试通道的目的。这种方法好处就在于不仅不增加测试时间，而且也能适用于进行功能测试，缺点就是可能出现误判。

适合于作通道特征压缩的压缩电路必须具备两方面特征：(1)和测试向量无关。这是因为在测试的时候，测试向量是要经常调整的，如果我们的压缩电路依赖于具体的测试向量，那么如果向量发生调整，则压缩电路也要跟着变化，硬件电路的频繁变化是不现实的。(2)必须具有很小的误判率。特别是在功能测试环境下，往往一拍会有很多输出引脚出错，压缩电路必须能够在这种情况下保持很小的误判概率。

应用线性反馈压缩理论构建的压缩电路基本符合这两方面的特征(多输入特征寄存-MISR就是应用这种压缩原理的典型电路)，这种电路被广泛应用于芯片可测性设计之中。但它也具有两方面的不足：一是MISR中的寄存器是不可观察的，因此容易发生故障之间的相互屏蔽，导致很大的误判率。二是MISR反馈电路不可控，从而如果待测芯片输出有不确定位，MISR的特征就会受到污染。在可测性设计之中，我们可以使用合理的扫描链设计来避免第二种情况的发生，但是在通道压缩中，由于芯片已经设计好，并且测试向量随时可以改变，特别是功能测试向量，其中有很多不确定位。在这种场合下，MISR已经不能适用了。申请人提出的发明(多输入单输出测试通道压缩电路)虽然也是基于线性反馈压缩原理的，但是已经通过合理的分析，利用设计电路本身的一些特征，增加适当的额外电路使得其中的寄存器具备了可观察性，减少了不同周期出现故障的误判率。并且，针对不确定位污染的问题，提出一种修正技术，通过巧妙的设计，改进了反馈电路的可控制性，解决了不确定位污染的问题。

本发明首先通过构建一个压缩电路来对待测芯片的输出进行压缩，解决现行测试设备无法对具有大量引脚的待测芯片进行测试的问题，然后根据这种电路，提出一个向量的裁剪算法，使得整个测试流程实现自动化。

发明内容

本文提出的新发明构造了一个多输入单输出测试通道压缩电路(MISOCC)，该电路融合了线性反馈压缩特性和扫描链可观察特性。同时，通过一个不确定位修正技术，解决了线性反馈压缩中不确定位对特征值的污染问题。附图1展示了这种压缩电路的框架结构。可以看出在这个电路中，只有1个输出，但输入较多。这些输入由两个大部分组成：其一对应于待测芯片的输出，也就是MISOCC的数据输入。在图上标为I₁，……，I_n，表示待测芯片有n个输出需要压缩。其二是MISOCC电路本身的三个输入testmode，testclk，scan_in。其中testmode是用来控制MISOCC的工作模式的；testclk是用来提供MISOCC的工作时钟，保证与待测芯片的输出同步；scan_in是用来为压缩提供种子和提供自检测向量，以及提供不确定位修正电路的数据输入。MISOCC还有1个输出，它用来作为特征输出，供测试设备观察。从上述输入输出关系来看，使用MISOCC电路可以大大减少需要的测试通道，假设一个待测芯片有n个输出(n＞4)，如果不使用测试通道压缩的话，则需要n个测试通道，如果使用上述测试通道压缩电路的话，仅需要4个测试通道，从而节约了n-4个测试通道，例如，某一芯片由32个输出，那么使用通道压缩电路后，可节约32-4＝28个测试通道。

再次参看附图1，从硬件架构上来说，多输入单输出测试通道压缩电路有三个部分组成：带线性反馈的寄存器链，控制电路和不确定位修正电路。带线性反馈的寄存器链可以完成线性反馈压缩和扫描链两大功能。控制电路主要是由一些二选一，与非门，异或门和与非门构成，它们在数量上和待压缩的输出都有对应关系。在设计电路的时候，还应充分考虑到增加控制电路对寄存器链延迟的影响。在本发明提出的电路中，因为设计时采用的非门和与非门都是延迟相对较小的门，确保了寄存器链的工作频率。为了解决功能测试中的不确定位输出，所谓不确定位是指由于某些原因，使得我们不能在某个时刻确定某个信号的值，在测试设备这些值用x来表示，因此它也被叫作x位，我们设计了一个不确定位的修正电路。不确定位的修正电路包含了两个级联的与门，当scan_out为不确定位时，scan_in置为0，这样scan_out就会被屏蔽(与门是0控的)，整个修正电路的输出就是0，从而保证反馈回寄存器链的值总是一个确定值，也就避免了特征被污染情况，所谓特征被污染是指特征值中有x位，使得我们不能判定特征的确切值，从而大大提高了混迭的可能性。由于scan_in是完全可控的，所以这样设计的不确定位修正电路能够适合于出现大量X位的情况。而这一情况在功能性测试通道压缩中会经常遇到

多输入单输出通道压缩电路(MISOCC)有两种工作模式：扫描模式和压缩模式。扫描模式下是将压缩特征从扫描链中移出观察，同时给寄存器链置入需要的压缩种子。压缩模式情况下利用线性反馈原理对待测芯片逐拍输出结果进行线性反馈压缩。

表一：MISOCC两种工作模式及对应的控制信号

testmode	scan_in	scan_out	工作模式
				0	串行扫描链输入	串行扫描链输出	扫描模式
1	串行输入，修正不确定位	可用作参考比较	压缩模式

下面的描述分析了MISOCC在这两种模式下的行为以及控制信号：

扫描模式    参见附图2，当testmode＝0时，MISOCC处于扫描模式。通过与非门，testmode屏蔽了待测芯片的输出信号，所有寄存器链上的异或门有一个输入为1。根据异或运算的特点：

                A_1＝ A           A_0＝A

所以，上一级D触发器经过反相与1异或后，保持原值给下一级D触发器。同时，如果某一级有反馈电路，反馈信号经过于testmode进行”与”运算以后，输出为0。再加到一个反馈”异或”门上，则仍然会保持上一级触发器的原值传给下一级触发器。这样从宏观上来看，当testmode＝0的时候，MISOCC就等效于一条扫描链。当我们需要观察MISOCC中特征值的时候，只要通过简单的移位的就可以将所有触发器中的特征值取出来观察。附图2，描述了MISOCC在扫描模式下的数据通路，其中主要的数据通路，已经在图中用加黑的线标出。下面，以一个例子来说明这一个过程。假设有一芯片，它有6个输出，那么对应的压缩电路就应该有10个引脚，其中有6个数据输入是用来连接待测芯片的6个输出的。其具体设计参照附图5。假设MISOCC中各寄存器的特征值如附图5所标出。则可用下表表示出MISOCC处于扫描状态时各寄存器及其中各信号连续工作时的值：

 附表2：MISOCC扫描模式下工作情况示例

序号	I1  I2  I3  I4  I5  I6	testmode testclk  scan_in  scan_out	D1 D2 D3 D4 D5 D6
				012345	X   X   X   X   X   XX   X   X   X   X   XX   X   X   X   X   XX   X   X   X   X   XX   X   X   X   X   XX   X   X   X   X   X	0        1       1         10        1       1         00        1       1         10        1       1         10        1       1         00        1       1         1	1  0  1  1  0  11  1  0  1  1  01  1  1  0  1  11  1  1  1  0  11  1  1  1  1  01  1  1  1  1  1

可以看出，经过6拍移位以后，原寄存器中的压缩特征值已经都在scan_out中观察到了。这样，我们可以通过比较scan_out各拍出来的值，确定芯片是否发生了故障。

压缩模式    参看附图3，当testmode＝1时，MISOCC处于压缩模式。待测芯片的输出信号通过与非门反相输入到寄存器链串接的异或门上，根据异或运算的特性：

                 A_ B＝A_B

因此，当testmode＝1的时候，MISOCC整体上又相当于一个典型的线性反馈特征压缩电路。这样，MISOCC就能够逐拍对待测芯片的输出进行压缩，并将特征存放在寄存器链中，等待MISOCC变为扫描模式的时候通过scan_out输出。在实际测试流程中，为了减少误判率的需要，可以将scan_out作为一个输出逐拍进行观察，这样不仅减少了发现错误的时间，而且大大减少了多故障之间的误判现象。附图3，描述了MISOCC在压缩模式下的数据通路，其中主要的数据通路，在图中用加黑的线标出。还是用一个6输出的芯片作为例子，来描述一下压缩模式下具体的操作。假设MISOCC中寄存器的初态如附图5所标出(可视为预先播入的种子(种子是指我们需要预置入扫描链的值)。下表表示MISOCC处于压缩模式下各寄存器及各信号的值：

附表3：MISOCC压缩模式下工作情况示例

序号	I1  I2  I3  I4  I5  I6	testmode testclk scan_in scan_out	D1 D2 D3 D4 D5 D6
				012345	1  1   0   1   1  01  1   1   X   1  10  0   0   1   1  11  0   0   0   0  00  1   1   0   0  01  0   1   0   1  0	1        1        1       11        1        1       01        1        1       11        1        1       01        1        0       01        1        1       1	1  0  1  1  0  10  1  0  0  0  01  1  0  X  1  11  0  1  1  X  01  1  0  1  1  X0  0  0  0  1  1

由于我们采用线形反馈压缩原理来设计压缩电路，所以在设计电路的时候，就会有一个特征多项式选择的问题。在上面为6输出芯片设计的压缩电路中，我们选用的特征多项式是：f_(x)＝x⁶+x+1。特征多项式在MISOCC中，是用来决定反馈电路应该接到那些寄存器上。特征多项式的选择标准取决于使用那种特征多项式能够减少MISOCC的误判率。以前的研究已经证明，利用本原特征多项式，能够使得MISOCC线性压缩带来的误判率最低。所以我们在实际应用中，应选用本原特征多项式来设计反馈电路。

因为多输入单输出通道压缩电路(MISOCC)是设计在测试负载板上的，所以在待测芯片进行测试之前，我们必须对MISOCC本身进行测试，以确保这部分电路没有问题。测试通道压缩电路难点在于这部分电路有很多输入，相对于测试设备是不可控制(连接在待测设备的输出)。我们在设计MISOCC的时候，就已经考虑到了这个问题，具体的解决方法就是通过将MISOCC设置成扫描链状态，即testmode＝0，然后利用scan_in将00110011...。。0011这样00，11交替的向量移进扫描链，移过所有寄存器后，从scan_out移出，如果该向量值没有改变，说明MISOCC没有发生故障。，否则说明主寄存器链中有寄存器发生了故障。之所以选用001100...0011这样的串行测试数据，是因为它可以检测出寄存器具有的stuck at 0，stuck at 1，transition 0->1，transition 1->0这四类寄存器主要可能发生的故障。而且，即使寄存器链中某个寄存器发生了故障，使用这样的向量也容易进行故障定位。

当通道压缩电路已经在测试负载板上设计好后，对于测试设备来说，待测电路就是原芯片和压缩电路组成的一个简单的电路系统。因此，原来只对芯片测试的向量将不再适用，需要使用新的测试向量，来对新的电路系统进行测试。我们在下面描述中称这个向量转化过程为向量裁剪。设计方给出的测试向量包含了输入，双向引脚和纯输出，这些所有引脚的数据信息，而待测芯片输出引脚在新的测试系统中已经连到通道压缩电路上去了，相对于测试设备来说不再可见。因此在新的向量文件中应该删除这些引脚的向量。同时增加通道压缩电路所包含引脚的向量数据。这部分信号包含控制信号和输入输出信号，时钟信号，共4位。

向量裁剪算法：

(A)读入设计方提供的原始向量oldfile。

(B)按oldfile文件格式，生成一个新的向量文件newfile。这个新的文件，文件头参照oldfile的格式书写。  将原oldfile中引脚信息写入newfile，但要删除其中所有需要压缩的输出引脚。同时，在newfile中另外加入新的测试通道压缩电路引脚，共4位，3位输，1位输出。

(C)在newfile中开始部分加上为了检测通道压缩电路而特别施加的向量。这段向量的组成为，所有对应芯片输入激励为X，压缩电路上的信号则按扫描模式施加，scan_in上的向量为”0011”循环串。期望scan_out输出也应该是这样向量。同时，在完成移入检测向量的同时，还需写入播种所用的向量。

(D)对于一个额定的测试压缩深度Len(MISOCC每一次压缩的拍数，也即一次压缩模式维持的节拍数)，保证newfile中待测芯片的输入引脚，双向引脚值与oldfile的值一致。同时逐拍写入通道压缩电路的控制信号及用MISOCC软件模拟器模拟出的scan_out特征期望值。

(E)当完成一次额定深度的压缩后Len，需要将MISOCC中的特征值取出来观察。为了观察信号，同时保证芯片工作状态不被破坏，在新向量文件newfile中，需要将带测芯片的所有时钟冷冻(全部置为0)。同时必须通过向量使得MISOCC处于扫描状态，在新向量中对应与scan_out的测试通道写入特征值。

(F)如果整个向量还没转化完，重复循环(C)(D)，直到整个测试向量转化完为止。

在说明书的正文内容最后，有一个例子说明了整个的向量裁剪过程，可参看。

采用特征压缩的方法必然会遇到误判的问题。这种误判体现在，当芯片发生故障，故障通过芯片的输出表现出来了，但是经过我们的压缩电路后，其特征值和没有故障时一样，也就是说发生了故障片被认为好片的情况。我们称这种情况为误判，发生这种误判的概率为误判率，。MISOCC设计发生误判来源有两大类：第一类误判来源于线性压缩原理本身，它也是采用线性压缩原理必须承担的一个代价。第二类误判来源于发生不同拍的故障反应之间互相屏蔽。对于第一类误判，如果假设故障的发生对于其输出向量的反应在时间和空间上是等概率的。那么有文献已证明，对于一个具有k个寄存器的MISOCC来说，发生第一类误判的概率为： $P_{\mathrm{al}}=1/2^k.$

对于一般的设计，k值都会在32以上，所以发生第一类误判的概率很小。第二类误判直接跟故障反应在输出向量中的分布有关系。相对来说，发生故障多的情况下，其故障反应被屏蔽的可能性就要大一点。而上面已经说明过，当进行功能测试中，可能出现的故障反应就比较多，因此发生第二类故障的可能性就比较大。对于传统的MISR设计，由于没有采取减少第二类误判的方法，使得MISR不能适合于进行功能测试时对通道进行压缩。而本发明提出的压缩电路具有扫描模式，电路中各个寄存器完全可观测，因此可以通过适当增加一些扫描模式下的操作，多取一些特征出来观察的方法，减少发生多故障反应时的误判率。在实际所作的试验中，我们通过用蒙特卡若模拟的方法，得出对于具有32个触发器的MISOCC，当测试深度为1000的时候，发生误判的概率为十万分之一；当测试深度为100的时候，我们模拟了10次，每次模拟1百万个向量，结果没有发现发生了误判。对于实际测试，十万分之一的误判率足以满足测试要求了。

对于设计线性反馈压缩电路，一直存在着一个很难解决的问题：如何消除测试中存在的不确定位。在本发明中，巧妙的利用testmode和scan_in这两个引脚的解决了这一问题。因为这种污染现象只会发生在MISOCC处于压缩模式下，而在这个模式下，scan_in是闲置的，因此，我们就将scan_in作为修正电路的一个输入，当某个不确定位被从scan_out移出，将要返回反馈电路的时候，通过置scan_in为0，门控修正电路的输出，所以这个时候反馈电路实际输出是0，从而可以将不确定位屏蔽掉。当我们需要反馈电路的时候，就可以将scan_in置为1，这时候反馈电路正常工作。

具体实施方案

附图说明：

图1是多输入单输出测试通道压缩电路(MISOCC)总体图，图中标出了该电路的三个主要组成部分：寄存器链，控制电路，不确定位修正电路。

图2是多输入单输出测试通道压缩电路(MISOCC)处于扫描状态时的数据通路。其中加黑的线标明了这种状态下的数据通路。

图3是多输入单输出测试通道压缩电路(MISOCC)处于压缩状态时的数据通路，其中加黑的线标明了这种状态下的数据通路。

图4是压缩电路板级测试电路系统。

图5是具有6个寄存器的MISOCC示意图，寄存器内注明了当前寄存器所处的状态值。

采用本发明多输入单输出通道压缩技术设计的电路可以选择部件内置到测试设备中，也可以作为外围电路设计在测试用的负载板上。附图4就描述了这种板级的应用环境。

实施本发明提出的方案前提是我们已经有了实际测试的向量文件。当我们有了原始的测试向量后，就可以进行负载板，压缩电路设计和修改测试向量两个步骤了。当然这两步可以并行执行的。

这两个步骤需要完成的工作如下描述：

一.整合负载板设计，设计压缩电路。

(1)确定待测芯片的可用输出引脚数目，确定MISOCC电路的数据输入个数，也即确定了主寄存器链中寄存器的个数。

(2)根据寄存器的个数，选择对应的本原特征多项式，组合不确定位修正电路设计反馈电路。

(3)根据(1)(2)，添加适当的辅助电路，生成MISOCC。

(4)根据待测芯片的工作频率，选择合适的FPGA器件(或其他的电路实现方式)实现该电路。

(5)根据通道压缩电路芯片及其插座的引脚分布，在负载板设计的时候，将其电路的连线及位置预留下。

二.修改测试向量

(1)读入原始测试向量，识别那些是需要压缩的输出信号。

(2)根据前面提到的向量裁剪算法，对原始测试向量进行裁剪，加入MISOCC电路所包含引脚的测试向量。

(3)根据测试设备需要的格式，对新向量进行格式转化，使新向量能够完全符合测试设备的格式需要。

下面我们用一个例子，来详细说明本发明提出的通道压缩方法。

假设有一个待测芯片Chip1，该芯片有3个输入(in1…in3)，6个输出(out1...out6)，2个双向引脚(bus1，bus2)。那么对应的MISOCC包含了6个触发器，6个对应的数据输入(I1...，I6)，testmode，testclk，scan_in，scan_out，这10个引脚。MISOCC选用的特征多项式为：f_(x)＝x⁶+x+1，也就是第2个寄存器的输入需连接到反馈电路上。首先列出的，是原始测试数据，然后是通过我们向量裁剪算法调整后的新测试向量。假设我们初始状态下需播入的种子为：101101。

$Q

；  i    i    i    b    b   o   o   o   o   o   o

；  n    n    n    u    u   u   u   u   u   u   u

；  1    2    3    s    s   t   t   t   t   t   t

；                 1    2   1   2   3   4   5   6

$C X＝Z

$B

   BBBBBBBBBBB

$F

IIIBB000000

$D

10100HHLHHL

10000HHHXLL

101LHLLLHHH

000LLHLLLLL

00100LHHLLL

01000HLHLHL

使用本发明中提到的向量裁剪算法，得到转化后的向量：

$Q

；i  i  i  b  b  t  t  s  s

；n  n  n  u  u  e  e  c  c

；1  2  3  s  s  s  s  a  a

；         1  2  t  t  n  n

；               m  c  |  |

；               o  l  i  o

；               d  k  n  u

；               e        t

$CX＝Z

$B

BBBBBBBBB

$F

IIIBBIIIO

$D

XXXXX010X

XXXXX010X

XXXXX011X

XXXXX011X

XXXXX010X

XXXXX010L

XXXXX011L

XXXXX010H

XXXXX011H

XXXXX011L

XXXXX010L

XXXXX011H

10100110H

10000110L

101LH110H

000LL110L

00100110L

01000110H

XXXXX010L

XXXXX011L

XXXXX011L

XXXXX010L

XXXXX010H

附图说明：

图1是多输入单输出测试通道压缩电路(MISOCC)总体图，图中标出了该电路的三个主要组成部分：寄存器链，控制电路，不确定位修正电路。

图2是多输入单输出测试通道压缩电路(MISOCC)处于扫描状态时的数据通路。其中加黑的线标明了这种状态下的数据通路。

图3是多输入单输出测试通道压缩电路(MISOCC)处于压缩状态时的数据通路，其中加黑的线标明了这种状态下的数据通路。

图4是压缩电路板级测试电路系统。

图5是具有6个寄存器的MISOCC示意图，寄存器内注明了当前寄存器所处的状态值。

Claims (8)

1.多输入单输出测试通道压缩电路，包括：

n个需压缩的电路输出；

输入端testmode，用于控制压缩电路的工作模式；

输入端testclk，用于给压缩电路提供时钟保证待测芯片同步；

输入端scan_in，用于为压缩提供种子和提供自检测向量以及提供不确定位修正电路的数据输入；

带线性反馈的寄存器链，用于完成线性反馈压缩和扫描链；

控制电路，用于控制压缩电路；

不确定位修正电路，用于保证反馈寄存器链的值总是一个确定值。

2.根据权利要求1的压缩电路，其特征在于，电路只有一个输出，多个输入。

3.根据权利要求1的压缩电路，其特征在于，控制电路由二选一，与非门、异或门构成，在数量上和待压缩的输出相对应。

4.根据权利要求1的压缩电路，其特征在于，不确定位修正电路包含两个级联的与门，当scan_out为不确定位时，scan_in置为0，此时scan_out就会被屏蔽(与门是0控的)，整个修正电路的输出为0，从而保证反馈回寄存器链的值总是一个确定值。

5.根据权利要求1的压缩电路，其特征在于，多输入单输出通道压缩电路有两种工作模式：扫描模式和压缩模式。

6.大规模集成电路压缩及测试方法，其步骤如下：

一、整合负载板的压缩电路：

(1)确定待测芯片的可用输出引角数目，确定压缩电路的数据输入个数，也即确定了主寄存器链中寄存器的个数；

(2)根据寄存器的个数选择对应的本原特征多项式，组合不确定位修正电路设计反馈电路；

(3)根据(1)(2)，添加适当的辅助电路，生成压缩电路；

(4)根据待测芯片的工作频率，选择合适的FPGA器件实现该电路；

(5)根据通道压缩电路芯片及其插座的引脚分布，在负载板设计的时候，将其电路的连线及位置预留下；

二.修改测试向量

(1)读入原始测试向量，识别哪些是需要压缩的输出信号；

(2)根据前面提到的向量裁剪算法，对原始测试向量进行裁剪，加入压缩电路所包含引角的测试向量；

(3)根据测试设备需要的格式，对新向量进行格式转化，使新向量能够完全符合测试设备的格式需要。

7、根据权利要求5的压缩电路，其特征在于，当testmode＝0时，压缩电路处于扫描模式，通过与非门，testmode屏蔽待测芯片的输出，所有寄存器链上的异或门有一个输入为1。

8、根据权利要求5的压缩电路，其特征在于，当testmode＝1时压缩电路处于压缩模式，待测芯片的输出通过与非门反向输入到寄存器链串接的异或门上，为典型的线性反馈特征的压缩电路。

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