CN1645511A - 叠层型半导体存储装置 - Google Patents

叠层型半导体存储装置 Download PDF

Info

Publication number
CN1645511A
CN1645511A CNA2005100017639A CN200510001763A CN1645511A CN 1645511 A CN1645511 A CN 1645511A CN A2005100017639 A CNA2005100017639 A CN A2005100017639A CN 200510001763 A CN200510001763 A CN 200510001763A CN 1645511 A CN1645511 A CN 1645511A
Authority
CN
China
Prior art keywords
chip
circuit
layer
pad
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100017639A
Other languages
English (en)
Other versions
CN100421174C (zh
Inventor
小出泰纪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1645511A publication Critical patent/CN1645511A/zh
Application granted granted Critical
Publication of CN100421174C publication Critical patent/CN100421174C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供一种叠层型的半导体存储装置，其不会使配线或部件复杂化，能提高芯片的成品率。其由多个半导体芯片层(C1～C4)层叠而成，各芯片层具有连接在芯片层之间的芯片选择焊盘(CS1、CS2)，从而将用于选择各芯片层的芯片选择信号共同输入至各芯片层，各芯片层包括：可以编程输出信号的程序电路(PG1、PG2)；以及芯片选择判定电路(10)，其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择。可以事后在程序电路设定地址信息，因此，在芯片的制造阶段，只需一种芯片。芯片选择信号输入到共用的芯片选择焊盘，因此，不需要针对各芯片的各自的配线。

Description

叠层型半导体存储装置
技术领域
本发明涉及一种诸如铁电体存储装置的半导体存储装置，特别涉及以下技术，根据封装技术，叠层多个半导体芯片层，进行三维安装，使该面积的存储容量成为叠层芯片数倍，可以任意选择各个芯片层。
背景技术
为了使半导体集成电路高密度化，通常可叠层多个半导体芯片层。为了驱动被叠层的半导体芯片，需要具备用于选择使第几层激活的构造。例如，特开平5-63138号公报公示的构造如下，被叠层在载体基板上的半导体芯片分别连接导线的一端，这些导线的另一端连接于设在载体基板的导电管脚。
但是，在上述特开平5-63138公报中，必须从叠层的各个芯片分别连接各自的导线和导电管脚，配线数、部件数多而导致结构复杂。
为避免此问题，通常认为在各个芯片内设置可以与其他芯片进行区别的结构。但是，为了区别不同的芯片，需要制造各种芯片。此时，为了制造不同的芯片，不只需要不同的金属掩膜，而且，还存在只有某个芯片成品率低、别的芯片过剩的经济性问题。
专利文献1：特开平5-63138公报
发明内容
本发明的目的是提供一种能解决上述问题的叠层型的半导体存储装置，其不会使配线或部件复杂化，能提高芯片的成品率。
为解决上述问题，本发明提供一种半导体装置，其由多个半导体芯片层层叠而成，各芯片层具有连接在芯片层之间的芯片选择焊盘，从而将用于选择各芯片层的芯片选择信号共同输入至各芯片层，各芯片层包括：可以编程输出信号的程序电路；以及芯片选择判定电路，其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择。由此，不必根据第几层的芯片而制造不同的芯片，而通过制造芯片后在程序电路设置程序，设定各芯片的选择用地址，因此，能提高芯片的成品率。
根据上述的半导体存储装置，所述程序电路优选包括可以切断的熔断器以及逻辑电路，所述逻辑电路与所述熔断器连接，根据所述熔断器的切断/未切断状态而输出不同的信号。由此，可以用简单的电路结构实现程序电路。
根据上述的半导体存储装置，所述芯片选择判定电路优选包括“异”电路，其用于判定所述芯片选择信号和所述程序电路的输出信号的一致状态。由此，可以只在硬件迅速进行芯片选择的判定。
根据上述的半导体存储装置，各芯片层的所述芯片选择焊盘优选分别形成于各芯片层的同一位置。由此，为了在芯片间连接芯片选择焊盘只需设置贯通芯片的电极，容易连接芯片之间。还有，因芯片的结构相同，因此，可以提高芯片的成品率。
根据上述的半导体存储装置，所述各芯片层优选具有相同的元件配置。由此，芯片同一，提高芯片的成品率。
根据上述的半导体存储装置，在所述多个芯片层中分别包括多个所述芯片选择焊盘，所述芯片选择焊盘与所述芯片选择判定电路连接，所述多个芯片层中对应的芯片选择焊盘之间互相连接，所述芯片选择判定电路包括数量与所述芯片选择焊盘的数量相同的所述程序电路，所述芯片选择判定电路分别判定输入至各芯片选择焊盘的芯片选择信号和对应的程序电路的输出信号的一致状态。由于具备多个芯片选择焊盘，叠层芯片选择焊盘数以上的芯片，也能识别各芯片。
根据上述的半导体存储装置，各芯片层还包括芯片启动焊盘，所述芯片启动焊盘被连接在芯片层之间，以使用于驱动各芯片层的芯片启动信号共同输入至各芯片层，输入所述芯片选择信号及所述芯片启动信号时，在所述芯片选择信号和所述程序电路的输出信号相符的芯片层，使所述芯片启动信号有效。通过施加芯片启动信号，可以防止随芯片选择信号必然选择某个芯片的情况。如果使用n个芯片选择焊盘，n位的芯片选择信号全部使用，即使叠层2n枚芯片，也可以识别各个芯片。
本发明的电子设备的特征在于具备上述半导体存储装置。所以，可以低价格提供具备低面积、大容量的存储装置的电子设备。
附图说明
图1是根据本发明的实施例的叠层型的半导体存储装置的立体示意图。
图2是设置在各芯片的芯片判定电路10的逻辑电路图。
图3是给出了用于图2的芯片选择判定电路的“异”电路MOS晶体管的构成例的电路图。
图4是给出了图2的芯片选择判定电路具备的程序电路例的电路图。
图5是给出了熔断器的切断模式的图。
图6是给出了本发明实施例的电子设备的一例个人计算机构成的示意图。
具体实施方式
以下，就本发明的实施方式参照附图进行说明。
1.半导体存储装置的叠层
图1是本发明的实施例的叠层型的半导体存储装置的一例三维安装的概况立体图。此半导体存储装置叠层4枚相同的存储单元阵列芯片C1～C4，得到平均面积4倍的存储容量。这些芯片C1～C4相当于本发明的芯片层。
在芯片C 1～C4中，分别形成多个芯片选择焊盘CS1、CS2和一个芯片启动焊盘CE。还有，为了简化在图1中没有记载，但也形成存储动作必需的其他焊盘、如地址或I/O、控制焊盘等。可以根据叠层的芯片数量任意采取芯片选择焊盘的数量。在芯片C1～C4中，通过贯通焊盘的电极，全部焊盘在全部芯片中，对应的焊盘之间被分别电连接，从而，被输入相同的信号。即，在各芯片的芯片选择焊盘CS1中分别被输入芯片选择信号的一部分，各芯片的芯片选择焊盘CS2中分别被输入芯片选择信号的其他部分，各芯片的芯片启动焊盘CE中分别被输入芯片启动信号。
在芯片C1～C4中，分别形成图2所示的芯片选择判定电路，在各芯片中，芯片选择判定电路与焊盘CS1、CS2及CE连接。
以上阐述的芯片C1～C4为相同的芯片，但因设置了芯片选择焊盘和芯片选择判定电路，所以，不需要制造各个叠层使用要改变连接的芯片。用于选择芯片的地址可以在制造一种芯片并检查合格后编程，所以，不存在特定的芯片成品率不好或特定芯片不足的问题。
2.芯片选择判定电路
图2是设置在各芯片的芯片选择判定电路10的逻辑电路图。此芯片选择判定电路10基于输入到芯片选择焊盘CS1、CS2的芯片选择信号判定该芯片是否被选择。
芯片选择判定电路10具备对输出信号进行编程的程序电路PG1、PG2。程序电路的数量为与芯片选择焊盘CS1、CS2对应的数量。在图4中详细说明程序电路PG1、PG2。
芯片选择判定电路10还具备“异”电路EX1、EX2。被输入到芯片选择焊盘CS1的芯片选择信号的一部分和程序电路PG1的输出被输入至一个“异”电路EX1，同样，被输入到芯片选择焊盘CS2的芯片选择信号的其他部分和程序电路PG2的输出被输入至另一个“异”电路EX2。并且，“异”电路EX1、EX2的输出被输入至NOR栅极G1。并且，NOR栅极G1的输出和被输入到芯片启动焊盘CE的芯片启动信号被输入至最终的NAND栅极G2。NAND栅极G2的输出为芯片选择判定电路10的最终输出。
在来自芯片选择焊盘CS1的信号与来自程序电路PG1的信号一致时、以及来自芯片选择焊盘CS2的信号与来自程序电路PG2的信号一致时，“异”电路EX1、EX2分别输出L逻辑，而在上述信号不一致时输出H逻辑。并且，NOR栅极G1只在“异”电路EX1、EX2的输出都为L逻辑时输出H逻辑，如果“异”电路EX1、EX2的任一个输出为H逻辑时，NOR栅极G1则输出L逻辑。所以，只有在来自芯片选择焊盘CS1、CS2及程序电路PG1、PG2的信号完全一致时，NOR栅极G1才输出H逻辑。
最终的NAND栅极G2只在NOR栅极G1的输出为H逻辑时才输出根据芯片启动信号的信号，而在NOR栅极G1的输出为L逻辑时，不管芯片启动信号为如何都只输出H逻辑。所以，NOR栅极G1的输出为H逻辑时，即，只在芯片选择焊盘CS1、CS2接收的信号和来自程序电路PG1、PG2的信号完全一致时，芯片启动信号在其芯片中激活。
在本实施例中，使用两个芯片选择焊盘CS1、CS2，可以指定2位的芯片选择信号，所以，通过在各芯片中包括具有两个程序电路PG1、PG2的芯片选择判定电路10，就能识别四种芯片选择信号。因此，可以叠层4枚芯片，并进行识别，驱动任意芯片。
如果使用n(n为自然数)个芯片选择焊盘CS1～CSn，指定n位的芯片选择信号时，可以在芯片上形成具备n个程序电路PG1～PGn的芯片选择判定电路。此时的芯片选择判定电路将来自(1)芯片选择焊盘CS1及程序电路PG1的信号、来自(2)芯片选择焊盘CS2及程序电路PG2的信号、...、来自(n)芯片选择焊盘CSn及程序电路PGn的信号分别输入到“异”电路EX1、EX2、...EXn。并且，通过把这些输出再输入到一个NOR栅极G1，可以识别n位的芯片选择信号。由此，即使叠层2n枚芯片也可以驱动任意芯片。
图3给出了用于芯片选择判定电路的“异”电路MOS晶体管的一个构成例的电路图。此“异”电路EXn只在输入端子CSn及输入端子PGnOUT的输入一致的情况下，从输出端子OUT输出L逻辑。具体地，“异”电路EXn通过组合第一NOT电路11、传输栅极12和第二NOT电路13而成。
第一NOT电路11在串联的pMOS晶体管及nMOS晶体管的栅极接收输入信号CSn，从输出端子S1输出CSn的逻辑“非”。
传输栅极12在并联的pMOS晶体管及nMOS晶体管的栅极分别接收输入信号CSn及CSn的“非”(S1)，在源极或漏极接收输入信号PGnOUT。由此，从输出端子S2输出CSn的“非”和PGnOUT的逻辑积。
第二NOT电路13在串联的pMOS晶体管及nMOS晶体管的栅极接收输入信号PGnOUT，在源极或漏极中的pMOS一侧接收输入信号CSn、nMOS一侧接收CSn的“非”。由此，从输出端子S3输出PGnOUT的逻辑“非”和CSn的逻辑积。
输出端子S2和输出端子S3合并成为输出OUT。由此，输出OUT在输入端子CSn及输入端子PGnOUT的信号不一致时成为H逻辑，一致时成为L逻辑。由此，与图2中的“异”电路EX1、EX2同样，可以判定芯片选择信号和程序电路输出的一致状态。
“异”电路的具体构成不限于以上说明，可以采用其他各种电路构成。
3.程序电路
图4(A)给出了图2的芯片选择判定电路具备的程序电路的一例电路图，图4(B)给出了程序电路的另外一例电路图。图4(A)的程序电路PG1具备连接在电源端子的熔断器(熔丝)F1、一个端子连接在此熔断器的nMOS晶体管T1、两个变换器(NOT栅极)G3、G4。晶体管T1的另一个端子被接地。第一变换器G3的输出与晶体管T1的栅极连接。
熔断器F1处于导通状态时，在第一变换器G3输入H逻辑，输出L逻辑。此L逻辑被输入到nMOS晶体管T1的栅极，所以，第一变换器G3的输入电位不会与接地电位导通，维持变换器G3的信号状态，最终，从第二变换器G4输出H逻辑。
相反，熔断器F1处于非导通状态时，在第一变换器G3输入L逻辑，输出H逻辑。此逻辑H被输入到nMOS晶体管T1的栅极，所以，第一变换器G3的输入电位跟接地电位成为导通状态，维持变换器G3的信号状态，最终，从第二变换器G4输出L逻辑。
所以，通过选择事先以激光等烧断熔断器F1后使用或原样使用，可以输出任意的信号。在本实施例中用这种方法使用熔断器，因而可以用简单的电路结构形成程序电路。
图4(B)的程序电路PG’具备连接在电源端子的电阻器R1、一个端子连接在此电阻器的熔断器F1’、两个变换器G5、G6。熔断器F1’的另一个端子被接地。
熔断器F1’处于导通状态时，第一变换器G5被输入L逻辑，在两个变换器G5、G6反转、再反转，除去噪音，最终，从第二变换器G6输出L逻辑。
相反，熔断器F1’处于非导通状态时，第一变换器G5被输入H逻辑，利用两个变换器，最终，从第二变换器G6输出H逻辑。
程序电路并不限于以上的实施例，例如，可以不用熔断器，而采用由铁电体电容器等构成的非易失性存储元件，进行程序设定。
4.程序电路和芯片选择信号的关系
图5是给出了程序电路的熔断器的切断模式的图。这里，将程序电路PG1和程序电路PG2分别组装入芯片C1～C4的芯片选择判定电路10，该程序电路PG1具备图4(A)给出的熔断器F1，该程序电路PG2具备同一结构的熔断器F2。此时，例如，对于第一枚芯片C1，熔断器F1、F2都不切断。对于第二枚芯片C2，只有熔断器F1切断。对于第三枚芯片C3，只有熔断器F2切断。对于第四枚芯片C4，熔断器F1、F2都切断。
在如上所述的4枚芯片中，选择第一枚芯片C1时，向芯片选择焊盘CS1、CS2都输入H逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，在芯片启动焊盘CE被输入的芯片启动信号在第一枚芯片C1为激活。在别的芯片，因为信号不一致，所以为备用状态。
同样，选择第二枚芯片C2时，向芯片选择焊盘CS1、CS2分别输入L逻辑、H逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，芯片启动信号在第二枚芯片C2为激活。
同样，选择第三枚芯片C3时，向芯片选择焊盘CS1、CS2分别输入L逻辑、H逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，芯片启动信号在第三枚芯片C3为激活。
同样，选择第四枚芯片C4时，向芯片选择焊盘CS1、CS2都输入L逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，芯片启动信号在第四枚芯片C4为备用。
另外，当芯片启动信号为L逻辑时，其被输入至芯片选择判定电路10的NAND栅极G2，所以，不论芯片选择信号如何，全部芯片都为备用状态。
如上所述，叠层具备4种切断模式的芯片C1～C4，可以识别各芯片。选择哪种切断模式配置在第几枚是任意的。但，如果叠层同一切断模式，则不能特定芯片。
但，只采用上述4个切断模式中的3种，只叠层3枚芯片时，与此3个切断模式相对应的芯片选择信号只有3个。所以，哪个芯片都不适合的芯片选择信号意味着在全部芯片备用。所以，只有3枚芯片时，不需要上述芯片启动信号，也不需要各芯片的芯片启动焊盘CE、芯片选择判定电路10的最终层的NAND栅极G2。用这样的方法如果不要芯片启动焊盘CE，以相当于一个芯片的焊盘数n个(n为大于等于2的整数)，可以叠层最多(2n-1)枚芯片，驱动各芯片。
5.电子设备实施例
图6给出了本发明的一实施例的电子设备的一例个人计算机1000的结构的立体图。根据图6，个人计算机1000包括显示屏1002和具备键盘1004的主机部分1006。该个人计算机1000的主机部分1006的存储介质，特别是作为非易失性存储器，采用本发明的叠层型半导体存储装置。所以，可以低价格提供具备低面积、大容量的存储装置的电子设备。
还有，本发明的电子设备并不限于此，可以适用于IC卡、便携信息设备、家用电器等具备铁电体存储装置的所有电子设备。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
符号说明
C1～C4芯片(芯片层)
CS1、CS2芯片选择焊盘
CE芯片启动焊盘
10芯片选择判定电路
PG1、PG2程序电路
EX1、EX2“异”电路
G1 NOR栅极
G2 NAND栅极
F1、F2熔断器
T1晶体管
G3～G6转换器

Claims (8)

1.一种半导体存储装置，其由多个半导体芯片层层叠而成，各芯片层具有连接在芯片层之间的芯片选择焊盘，从而将用于选择各芯片层的芯片选择信号共同输入至各芯片层，
各芯片层包括：
可以编程输出信号的程序电路；以及
芯片选择判定电路，其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择。
2.根据权利要求1所述的半导体存储装置，所述程序电路包括可以切断的熔断器以及逻辑电路，所述逻辑电路与所述熔断器连接，根据所述熔断器的切断/未切断状态而输出不同的信号。
3.根据权利要求1或2所述的半导体存储装置，所述芯片选择判定电路包括“异”电路，其用于判定所述芯片选择信号和所述程序电路的输出信号的一致状态。
4.根据权利要求1至3中任一项所述的半导体存储装置，各芯片层的所述芯片选择焊盘分别形成于各芯片层的同一位置。
5.根据权利要求1至4中任一项所述的半导体存储装置，所述各芯片层具有相同的元件配置。
6.根据权利要求1至5中任一项所述的半导体存储装置，
在所述多个芯片层中分别包括多个所述芯片选择焊盘，
所述芯片选择焊盘与所述芯片选择判定电路连接，所述多个芯片层中对应的芯片选择焊盘之间互相连接，
所述芯片选择判定电路包括数量与所述芯片选择焊盘的数量相同的所述程序电路，所述芯片选择判定电路分别判定输入至各芯片选择焊盘的芯片选择信号和对应的程序电路的输出信号的一致状态。
7.根据权利要求1至5中任一项所述的半导体存储装置，各芯片层还包括芯片启动焊盘，所述芯片启动焊盘被连接在芯片层之间，以使用于驱动各芯片层的芯片启动信号共同输入至各芯片层，
输入所述芯片选择信号及所述芯片启动信号时，在所述芯片选择信号和所述程序电路的输出信号相符的芯片层，使所述芯片启动信号有效。
8.一种电子设备，其特征在于，包括根据权利要求1至7中任一项所述的半导体存储装置。
CNB2005100017639A 2004-01-21 2005-01-19 叠层型半导体存储装置 Active CN100421174C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004-013574 2004-01-21
JP2004013574 2004-01-21
JP2004013574A JP4399777B2 (ja) 2004-01-21 2004-01-21 半導体記憶装置、半導体装置、及び電子機器

Publications (2)

Publication Number Publication Date
CN1645511A true CN1645511A (zh) 2005-07-27
CN100421174C CN100421174C (zh) 2008-09-24

Family

ID=34792383

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100017639A Active CN100421174C (zh) 2004-01-21 2005-01-19 叠层型半导体存储装置

Country Status (4)

Country Link
US (1) US7212422B2 (zh)
JP (1) JP4399777B2 (zh)
KR (1) KR100682433B1 (zh)
CN (1) CN100421174C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446542A (zh) * 2010-09-30 2012-05-09 海力士半导体有限公司 三维层叠半导体集成电路
CN102637661A (zh) * 2011-02-09 2012-08-15 海力士半导体有限公司 半导体器件
CN102751251A (zh) * 2008-06-30 2012-10-24 海力士半导体有限公司 半导体封装和堆叠半导体封装
CN105900233A (zh) * 2013-12-13 2016-08-24 Wow研究中心有限公司 半导体装置及其制造方法
CN106887435A (zh) * 2015-12-15 2017-06-23 北京兆易创新科技股份有限公司 一种3DNand闪存设备及其制作方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630761B1 (ko) 2005-08-23 2006-10-02 삼성전자주식회사 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
US7327592B2 (en) 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
US7826243B2 (en) * 2005-12-29 2010-11-02 Bitmicro Networks, Inc. Multiple chip module and package stacking for storage devices
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
JP4791924B2 (ja) * 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
US7760533B2 (en) * 2007-10-02 2010-07-20 Micron Technology, Inc. Systems, methods and devices for arbitrating die stack position in a multi-bit stack device
KR100905816B1 (ko) * 2007-12-28 2009-07-02 주식회사 하이닉스반도체 칩 선택 제어 장치와 그것을 포함하는 불휘발성 메모리장치
US7872341B1 (en) 2009-03-03 2011-01-18 Amkor Technology, Inc. Semiconductor device
JP5103493B2 (ja) * 2010-02-25 2012-12-19 株式会社日立製作所 半導体装置およびその製造方法
KR20110105256A (ko) * 2010-03-18 2011-09-26 삼성전자주식회사 적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
JP5624578B2 (ja) * 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
TWI699761B (zh) * 2015-03-04 2020-07-21 日商東芝記憶體股份有限公司 半導體裝置
KR102440182B1 (ko) * 2016-04-11 2022-09-06 에스케이하이닉스 주식회사 칩인에이블 패드를 선택할 수 있는 반도체 패키지
KR102059968B1 (ko) 2018-04-05 2019-12-27 한국과학기술연구원 중적외선을 이용한 반도체 칩간 광통신 기술
JP7556505B2 (ja) 2020-12-25 2024-09-26 国立大学法人東京工業大学 半導体装置及びその製造方法
JP7556504B2 (ja) 2020-12-25 2024-09-26 国立大学法人東京工業大学 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63168895A (ja) 1987-01-06 1988-07-12 Mitsubishi Electric Corp 記憶素子モジユ−ル
JPH0563138A (ja) * 1991-04-18 1993-03-12 Hitachi Ltd 半導体集積回路装置
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
DE10044148A1 (de) * 2000-09-06 2002-03-21 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung
JP2003007963A (ja) 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP3959264B2 (ja) 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
KR20030041070A (ko) 2001-11-19 2003-05-23 삼성전자주식회사 다수의 적층된 칩들을 포함하는 멀티 칩 패키지
JP2003163326A (ja) * 2001-11-28 2003-06-06 Taiyo Yuden Co Ltd 半導体チップ並びに積層半導体電子部品及びその製造方法
JP4045506B2 (ja) * 2004-01-21 2008-02-13 セイコーエプソン株式会社 積層型半導体記憶装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102751251A (zh) * 2008-06-30 2012-10-24 海力士半导体有限公司 半导体封装和堆叠半导体封装
CN102446542A (zh) * 2010-09-30 2012-05-09 海力士半导体有限公司 三维层叠半导体集成电路
CN102637661A (zh) * 2011-02-09 2012-08-15 海力士半导体有限公司 半导体器件
US9397672B2 (en) 2011-02-09 2016-07-19 SK Hynix Inc. Semiconductor device
CN102637661B (zh) * 2011-02-09 2016-08-03 海力士半导体有限公司 半导体器件
CN105900233A (zh) * 2013-12-13 2016-08-24 Wow研究中心有限公司 半导体装置及其制造方法
CN106887435A (zh) * 2015-12-15 2017-06-23 北京兆易创新科技股份有限公司 一种3DNand闪存设备及其制作方法
CN106887435B (zh) * 2015-12-15 2020-01-07 北京兆易创新科技股份有限公司 一种3DNand闪存设备及其制作方法

Also Published As

Publication number Publication date
KR100682433B1 (ko) 2007-02-15
US7212422B2 (en) 2007-05-01
CN100421174C (zh) 2008-09-24
KR20050076682A (ko) 2005-07-26
JP2005209814A (ja) 2005-08-04
JP4399777B2 (ja) 2010-01-20
US20050162946A1 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
CN1645511A (zh) 叠层型半导体存储装置
US8193626B2 (en) Semiconductor package including multiple chips and separate groups of leads
TWI553653B (zh) 在一多晶粒封裝內以規則為基礎的半導體晶粒堆疊及結合
KR100613324B1 (ko) 반도체 기억 장치 및 전자 기기
US9305604B2 (en) Discrete three-dimensional vertical memory comprising off-die address/data-translator
CN1781155A (zh) 存储电路装置及其制造方法
CN1934704A (zh) 芯片层叠型半导体装置
US9666300B2 (en) Three-dimensional one-time-programmable memory comprising off-die address/data-translator
CN1402347A (zh) 半导体芯片,半导体集成电路及选择半导体芯片的方法
US20140036566A1 (en) Discrete Three-Dimensional Memory Comprising Dice with Different BEOL Structures
CN1467844A (zh) 半导体集成电路器件
US20150179230A1 (en) Discrete Three-Dimensional Vertical Memory
US20160189792A1 (en) Discrete Three-Dimensional One-Time-Programmable Memory
US9299390B2 (en) Discrete three-dimensional vertical memory comprising off-die voltage generator
CN1296998C (zh) 半导体器件、半导体封装以及用于测试半导体器件的方法
US20160189754A1 (en) Three-Dimensional One-Time-Programmable Memory Comprising Off-Die Read/Write-Voltage Generator
CN1822347A (zh) 半导体集成电路及半导体集成电路的配置布线方法
CN1457226A (zh) 维持接触件之间间隙的方法和装置
CN1272688C (zh) 半导体存储器件的倒装芯片接口电路及倒装芯片接口方法
US9305605B2 (en) Discrete three-dimensional vertical memory
US20160293584A1 (en) Three-Dimensional Vertical Memory Comprising Dice with Different Interconnect Levels
CN1591035A (zh) 用于选择测试模式输出通道的测试布置及方法
CN1148249A (zh) 具有低功率消耗的同步半导体存贮装置
CN1864331A (zh) 具有防静电放电保护的集成电路
US20160189791A1 (en) Discrete Three-Dimensional One-Time-Programmable Memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant