KR20050076682A - 반도체 기억 장치 및 전자 기기 - Google Patents

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Abstract

배선이나 부품을 복잡화하지 않고 칩의 수율을 향상시킬 수 있는 적층형의 반도체 기억 장치를 제공한다. 복수의 반도체 칩층 C1∼C4를 적층하여 이루어지고, 개개의 칩층을 선택하는 칩 선택 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 선택 패드 CS1, CS2를, 각 칩층에 구비한다. 각 칩층은, 출력 신호를 프로그램가능한 프로그램 회로 PG1, PG2와, 상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호에 기초하여 칩 선택을 판정하는 칩 선택 판정 회로(10)를 구비한다. 프로그램 회로에서 사후적으로 어드레스 정보를 설정할 수 있으므로, 칩의 제조 단계에서는 1 종류의 칩으로 충분하다. 칩 선택 신호는 공통된 칩 선택 패드에 입력하므로, 각 칩에의 별개의 배선은 불필요하다.

Description

반도체 기억 장치 및 전자 기기{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONICS DEVICE}
본 발명은 강유전체 메모리 장치 등의 반도체 기억 장치에 관한 것으로, 특히 복수의 반도체 칩층을 적층하여 삼차원 실장하여, 면적당 메모리 용량을 적층 칩 수배로 하는 패키지 기술에서, 개개의 칩층을 임의로 선택할 수 있도록 하는 기술에 관한 것이다.
반도체 집적 회로를 고밀도화하기 위해, 복수의 반도체 칩을 적층하는 것이 알려져 있다. 적층된 반도체 칩을 구동하기 위해서는, 몇단째의 칩을 액티브로 할지를 선택하기 위한 구성이 필요하게 된다. 예를 들면, 일본 특개평5-63138호 공보는, 캐리어 기판 상에 적층된 반도체 칩에, 각각 리드선의 일단을 접속하고, 이들 리드선의 타단을, 캐리어 기판에 세워 설치한한 도전 핀에 접속하는 구성을 개시하고 있다.
<특허 문헌1> 일본 특개평5-63138호 공보
그러나, 상기 일본 특개평5-63138호 공보에서는, 적층한 칩 각각으로부터 개별의 리드선과 도전 핀에 각각 연결할 필요가 있고, 배선수나 부품수가 많아 복잡한 구성으로 되어 있다.
이것을 피하기 위해, 개개의 칩 내에, 다른 칩과 구별 가능한 구조를 설치하는 것도 생각할 수 있다. 그러나, 칩을 구별하기 위해, 별개의 종류의 칩을 제조할 필요가 있다. 그 경우, 상이한 칩을 제조하기 위해 상이한 메탈 마스크가 필요하게 될 뿐만 아니라, 어느 칩만큼 수율이 낮다는 등의 문제가 있으면 다른 칩이 남게 되어 경제성이 결여된다고 하는 문제가 있다.
본 발명은, 상기 종래 기술의 문제를 해결하여, 배선이나 부품을 복잡화하지 않고 칩의 수율을 향상시킬 수 있는 적층형의 반도체 기억 장치를 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해, 본 발명의 반도체 기억 장치는, 복수의 반도체 칩층을 적층하여 이루어지는 반도체 기억 장치로서, 개개의 칩층을 선택하는 칩 선택 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 선택 패드를, 각 칩층에 구비하고 있다. 각 칩층은, 출력 신호를 프로그램가능한 프로그램 회로와, 상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호에 기초하여 칩 선택을 판정하는 칩 선택 판정 회로를 구비하고 있다. 이에 의해, 몇단째의 칩인지에 따라 상이한 칩을 제조할 필요가 없고, 칩 제조 후에 프로그램 회로에 프로그램함으로써 각 칩의 선택용 어드레스를 설정하면 되므로, 칩 수율을 향상시킬 수 있다.
상기 반도체 기억 장치에서, 상기 프로그램 회로는, 절단가능한 퓨즈와, 해당 퓨즈에 접속되어 해당 퓨즈의 절단/미절단에 따라 상이한 신호를 출력하는 논리 회로를 구비하는 것이 바람직하다. 이에 의해, 간단한 회로 구성으로 프로그램 회로를 실현할 수 있다.
상기 반도체 기억 장치에서, 상기 칩 선택 판정 회로는, 상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호와의 일치 상태를 판정하는 배타적 논리합 회로를 구비하는 것이 바람직하다. 이것으로부터, 칩 선택의 판정을, 하드웨어만으로 신속하게 행할 수 있다.
상기 반도체 기억 장치에서, 각 칩층의 상기 칩 선택 패드는, 각각 각 칩층의 동일한 위치에 형성되는 것이 바람직하다. 이렇게 함으로써, 칩 선택 패드를 칩 사이에서 접속하기 위해서는 칩을 관통하는 전극을 설치하면 되며, 칩간의 접속이 용이해진다. 또한, 칩이 동일 구성이 되므로, 칩 수율도 향상한다.
상기 반도체 기억 장치에 있어서, 상기 각 칩층은 동일한 소자 배치를 구비하는 것이 바람직하다. 이에 의해, 칩이 동일해지고, 칩 수율이 향상한다.
상기 반도체 기억 장치에서, 상기 칩 선택 패드는, 상기 복수의 칩층에 각각 복수 구비되어 상기 칩 선택 판정 회로에 접속되고, 상기 복수의 칩층의 대응하는 칩 선택 패드끼리 각각 접속되어 있고, 상기 칩 선택 판정 회로는, 상기 칩 선택 패드의 수에 대응하는 수의 상기 프로그램 회로를 구비하고, 각 칩 선택 패드에 입력된 칩 선택 신호와, 대응하는 프로그램 회로의 출력 신호와의 일치 상태를 각각 판정하는 것이 바람직하다. 칩 선택 패드를 복수 구비함으로써, 칩 선택 패드의 수 이상의 칩을 적층하여, 각 칩을 식별하는 것도 가능하게 된다.
상기 반도체 기억 장치에서, 각 칩층을 구동하는 칩 인에이블 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 인에이블 패드를, 각 칩층에 더 구비하고, 상기 칩 선택 신호 및 상기 칩 인에이블 신호가 입력된 경우에, 상기 칩 선택 신호가 상기 프로그램 회로의 출력 신호와 부합한 칩층에서, 상기 칩 인에이블 신호를 유효하게 하는 것이 바람직하다. 칩 인에이블 신호를 가함으로써, 칩 선택 신호에 따라 반드시 어느 하나의 칩이 선택되는 상황을 회피할 수 있다. n개의 칩 선택 패드를 이용하면 n 비트의 칩 선택 신호를 끝까지 사용할 수 있고, 2n 매의 칩을 적층해도 개개의 칩을 식별할 수 있다.
본 발명의 전자 기기는, 상기의 반도체 기억 장치를 구비한 것을 특징으로 한다. 이 때문에, 작은 면적에서 대용량의 기억 수단을 구비한 전자 기기를 저가격으로 제공할 수 있다.
계속해서, 도면을 참조하면서 본 발명의 실시예에 대하여 설명한다.
<1. 반도체 기억 장치의 적층>
도 1은, 본 발명의 실시예에 따른 적층형의 반도체 기억 장치의 일례인, 3차원 실장의 개략 사시도이다. 이 반도체 기억 장치는, 동일한 4매의 메모리 셀 어레이 칩 C1∼C4를 적층하여 이루어져, 면적당 4배의 기억 용량을 얻고자 하는 것이다. 이들 칩 C1∼C4가 본 발명의 칩층에 상당한다.
칩 C1∼C4에는, 각각 복수의 칩 선택 패드 CS1, CS2와, 하나의 칩 인에이블 패드 CE가 형성되어 있다. 또한, 간략화를 위해, 도 1에는 도시하지 않았지만, 메모리 동작에 필요한 그 밖의 패드, 예를 들면 어드레스나 I/O, 컨트롤 패드 등도 형성되어 있다. 칩 선택 패드의 수는, 적층하는 칩의 수에 따라 임의로 설계할 수 있다. 칩 C1∼C4에서는, 패드를 관통하는 전극에 의해, 전체 패드는 전체 칩에 있어서 대응하는 패드끼리 각각 전기적으로 접속되어, 동일한 신호가 입력되도록 되어 있다. 즉, 각 칩의 칩 선택 패드 CS1에는 칩 선택 신호의 일부가, 각 칩의 칩 선택 패드 CS2에는 칩 선택 신호의 다른 일부가, 각 칩의 칩 인에이블 패드 CE에는 칩 인에이블 신호가 각각 입력된다.
칩 C1∼C4에는, 도 2의 설명에서 설명한 칩 선택 판정 회로가 각각 형성되어 있고, 각 칩에 있어서, 칩 선택 판정 회로와 패드 CS1, CS2 및 CE가 접속되어 있다.
이상 설명한 칩 C1∼C4는, 동일한 칩이지만, 칩 선택 패드와 칩 선택 판정 회로를 설치한 것으로, 개개의 적층단용으로 접속을 바꾼 칩을 제조할 필요는 없다. 칩을 선택하기 위한 어드레스는, 1 종류의 칩을 제조하여 양품 검사한 후에, 사후적으로 프로그램하면 되므로, 특정한 칩의 수율이 나쁘다거나 특정한 칩이 부족하다는 문제를 없앨 수 있다.
<2. 칩 선택 판정 회로>
도 2는, 각 칩에 설치된 칩 선택 판정 회로(10)의 논리 회로도이다. 이 칩 선택 판정 회로(10)는, 칩 선택 패드 CS1, CS2에 입력되는 칩 선택 신호에 기초하여, 해당 칩이 선택되었는지의 여부를 판정하는 것이다.
칩 선택 판정 회로(10)는, 출력 신호를 프로그램가능한 프로그램 회로 PG1, PG2를 구비하고 있다. 프로그램 회로의 수는, 칩 선택 패드 CS1, CS2에 대응한 수로 한다. 프로그램 회로 PG1, PG2의 상세 내용은 도 4의 설명에서 기술한다.
칩 선택 판정 회로(10)는, 배타적 논리합 회로 EX1, EX2를 더 구비하고 있다. 칩 선택 패드 CS1에 입력된 칩 선택 신호의 일부와, 프로그램 회로 PG1의 출력이, 한쪽의 배타적 논리합 회로 EX1에 입력되고, 마찬가지로, 칩 선택 패드 CS2에 입력된 칩 선택 신호의 다른 일부와, 프로그램 회로 PG2의 출력이, 다른 쪽의 배타적 논리합 회로 EX2에 입력된다. 그리고, 배타적 논리합 회로 EX1, EX2의 출력은 NOR 게이트 G1에 입력된다. 또한 NOR 게이트 G1의 출력과 칩 인에이블 패드 CE에 입력된 칩 인에이블 신호가 최종단의 NAND 게이트 G2에 입력된다. NAND 게이트 G2의 출력이 칩 선택 판정 회로(10)의 최종 출력으로 된다.
배타적 논리합 회로 EX1, EX2는, 칩 선택 패드 CS1 및 프로그램 회로 PG1로부터의 신호가 일치한 경우, 및 칩 선택 패드 CS2 및 프로그램 회로 PG2로부터의 신호가 일치한 경우에, 각각 L 논리를 출력하고, 일치하지 않은 경우에는 H 논리를 출력한다. 그리고, NOR 게이트 G1은, 배타적 논리합 회로 EX1, EX2의 출력이 모두 L 논리인 경우에만, H 논리를 출력하고, 배타적 논리합 회로 EX1, EX2의 출력 중 어느 하나가 H 논리이면, L 논리를 출력한다. 따라서, 칩 선택 패드 CS1, CS2 및 프로그램 회로 PG1, PG2로부터의 신호가 완전하게 일치한 경우에만, NOR 게이트 G1은 H 논리를 출력한다.
최종단의 NAND 게이트 G2는, NOR 게이트 G1의 출력이 H 논리인 경우에만 칩 인에이블 신호에 따른 신호를 출력하고, NOR 게이트 G1의 출력이 L 논리인 경우에는 칩 인에이블 신호의 여부와 무관하게 H 논리만 출력한다. 따라서, NOR 게이트 G1의 출력이 H 논리인 경우, 즉 칩 선택 패드 CS1, CS2에서 수신한 신호와 프로그램 회로 PG1, PG2로부터의 신호가 완전하게 일치한 경우에만, 칩 인에이블 신호가 그 칩에서 액티브로 된다.
본 실시예에서는, 2개의 칩 선택 패드 CS1, CS2를 이용하면 2 비트의 칩 선택 신호를 지정할 수 있으므로, 2개의 프로그램 회로 PG1, PG2를 구비한 칩 선택 판정 회로(10)를 각 칩에 구비함으로써, 4가지의 칩 선택 신호를 식별할 수 있다. 따라서, 4매의 칩을 적층하여 이들을 식별하여 임의의 칩을 구동할 수 있다.
만약, n개(n은 자연수)의 칩 선택 패드 CS1∼CSn을 이용하여 n 비트의 칩 선택 신호를 지정할 수 있도록 한 경우, n개의 프로그램 회로 PG1∼PGn을 구비한 칩 선택 판정 회로를 칩 상에 형성하면 된다. 이 경우의 칩 선택 판정 회로는, (1) 칩 선택 패드 CS1 및 프로그램 회로 PG1로부터의 신호, (2) 칩 선택 패드 CS2 및 프로그램 회로 PG2로부터의 신호, …, (n) 칩 선택 패드 CSn 및 프로그램 회로 PGn으로부터의 신호를, 각각 배타적 논리합 회로 EX1, EX2, …EXn에 입력한다. 그리고 이들의 출력을 하나의 NOR 게이트 G1에 입력함으로써, n 비트의 칩 선택 신호를 식별할 수 있다. 따라서, 2n 매의 칩을 적층해도 임의의 칩을 구동할 수 있다.
도 3은, 칩 선택 판정 회로에 이용되는 배타적 논리합 회로의 MOS 트랜지스터에 의한 일 구성예를 도시한 회로도이다. 이 배타적 논리합 회로 EXn은, 입력 단자 CSn 및 입력 단자 PGnOUT의 입력이 일치한 경우에만, 출력 단자 OUT에서 L 논리를 출력한다. 구체적으로 설명하면, 배타적 논리합 회로 EXn은, 제1 NOT 회로(11)와, 전송 게이트(12)와, 제2 NOT 회로(13)를 조합하여 이루어진다.
제1 NOT 회로(11)는, 직렬의 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트에 입력 신호 CSn을 수신하면, 출력 단자 S1로부터 CSn의 논리 부정을 출력한다.
전송 게이트(12)는, 병렬의 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트에 각각 입력 신호 CSn 및 CSn의 부정(S1)을 수신하고, 소스 또는 드레인에 입력 신호 PGnOUT을 수신한다. 따라서, 출력 단자 S2로부터, CSn의 부정과 PGnOUT과의 논리곱을 출력한다.
제2 NOT 회로(13)는, 직렬의 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트에 입력 신호 PGnOUT을 수신하고, 소스 또는 드레인 중 pMOS측에 입력 신호 CSn을, nMOS 측에 CSn의 부정을 각각 수신한다. 따라서, 출력 단자 S3으로부터, PGnOUT의 논리 부정과 CSn과의 논리곱을 출력한다.
출력 단자 S2와 출력 단자 S3은 합류하여 출력 OUT으로 된다. 따라서 출력 OUT은, 입력 단자 CSn 및 입력 단자 PGnOUT의 신호가 불일치한 경우에 H 논리로 되고, 일치한 경우에 L 논리로 된다. 이에 의해, 도 2에서 배타적 논리합 회로 EX1, EX2와 마찬가지로, 칩 선택 신호와 프로그램 회로 출력과의 일치 상태를 판정할 수 있다.
배타적 논리합 회로의 구체적 구성은 이상 설명한 것에 한하지 않고, 다른 다양한 회로 구성을 채용할 수 있다.
<3. 프로그램 회로>
도 4의 (A)는, 도 2의 칩 선택 판정 회로에 구비되는 프로그램 회로의 일례를 도시하는 회로도이고, 도 4의 (B)는, 프로그램 회로의 다른 일례를 도시하는 회로도이다. 도 4의 (A)의 프로그램 회로 PG1은, 전원 단자에 접속된 퓨즈 F1과, 이 퓨즈 F1에 한쪽의 단자가 접속된 nMOS 트랜지스터 T1과, 2단의 인버터(NOT 게이트) G3, G4를 구비하고 있다. 트랜지스터 T1의 다른 쪽의 단자는 접지되어 있다. 1단째의 인버터 G3의 출력은 트랜지스터 T1의 게이트에 접속되어 있다.
퓨즈 F1이 도통 상태에 있는 경우, 1단째의 인버터 G3에 H 논리가 입력되고, L 논리가 출력된다. 이 L 논리가 nMOS 트랜지스터 T1의 게이트에 입력되므로, 1단째의 인버터 G3의 입력 전위가 접지 전위와 도통하지 않고 인버터 G3의 신호 상태가 유지되어, 최종적으로 2단째의 인버터 G4로부터 H 논리가 출력된다.
반대로 퓨즈 F1이 비도통 상태에 있는 경우, 1단째의 인버터 G3에 L 논리가 입력되고, H 논리가 출력된다. 이 H 논리가 nMOS 트랜지스터 T1의 게이트에 입력되므로, 1단째의 인버터 G3의 입력 전위가 접지 전위와 도통 상태로 되고 인버터 G3의 신호 상태가 유지되어, 최종적으로 2단째의 인버터 G4로부터 L 논리가 출력된다.
따라서, 미리 레이저 등으로 퓨즈 F1을 번오프하여 사용할지, 그대로 사용할지를 선택함으로써, 임의의 신호를 출력시킬 수 있다. 본 실시예는 이와 같이 퓨즈를 이용하고 있으므로, 간단한 회로 구성으로 프로그램 회로를 형성할 수 있다.
도 4의 (B)의 프로그램 회로 PG1'은, 전원 단자에 접속된 저항기 R1과, 이 저항기에 한쪽의 단자가 접속된 퓨즈 F1'과, 2단의 인버터 G5, G6을 구비하고 있다. 퓨즈 F1'의 다른 쪽의 단자는 접지되어 있다.
퓨즈 F1'이 도통 상태에 있는 경우, 1단째의 인버터 G5에 L 논리가 입력되고, 2단의 인버터 G5, G6에서 반전, 재반전되어 노이즈 제거되며, 최종적으로 2단째의 인버터 G6으로부터 L 논리가 출력된다.
반대로 퓨즈 F1'이 비도통 상태에 있는 경우, 1단째의 인버터 G5에 H 논리가 입력되고, 2단의 인버터를 통하여 최종적으로 2단째의 인버터 G6으로부터 H 논리가 출력된다.
프로그램 회로는 이상 예시한 것에 한하지 않고, 예를 들면 퓨즈를 사용하지 않고 강유전체 캐패시터 등으로 구성한 불휘발성 메모리 소자를 이용하여 프로그램 설정을 가능하게 한 것이어도 된다.
<4. 프로그램 회로와 칩 선택 신호와의 관계>
도 5는, 프로그램 회로의 퓨즈의 절단 패턴을 도시하는 도면이다. 여기서는 도 4의 (A)에 도시하는 구성의 퓨즈 F1을 구비한 프로그램 회로 PG1과, 동일 구성의 퓨즈 F2를 구비한 프로그램 회로 PG2가, 각각 칩 C1∼C4의 칩 선택 판정 회로(10)에 내장되어 있는 것으로 한다. 이 경우, 예를 들면 1장째의 칩 C1에 대해서는 퓨즈 F1, F2 중 어느 한쪽을 절단하지 않는다. 2장째의 칩 C2에 대해서는 퓨즈 F1만 절단한다. 3장째의 칩 C3에 대해서는 퓨즈 F2만 절단한다. 4장째의 칩 C4에 대해서는 퓨즈 F1, F2의 양자를 절단한다.
이러한 4매의 칩 중, 1장째의 칩 C1을 선택할 때에는, 칩 선택 패드 CS1, CS2의 양자에 H 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하므로, 칩 인에이블 패드 CE에서 입력되는 칩 인에이블 신호가 1장째의 칩 C1에서 액티브로 된다. 다른 칩에서는 신호가 일치하지 않으므로, 스탠바이 상태로 된다.
마찬가지로, 2장째의 칩 C2를 선택할 때는, 칩 선택 패드 CS1, CS2에 각각 L 논리, H 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하므로, 칩 인에이블 신호가 2장째의 칩 C2에서 액티브로 된다.
마찬가지로, 3장째의 칩 C3을 선택할 때에는, 칩 선택 패드 CS1, CS2에 각각 H 논리, L 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하므로, 칩 인에이블 신호가 3장째의 칩 C3에서 액티브로 된다.
마찬가지로, 4장째의 칩 C4를 선택할 때에는, 칩 선택 패드 CS1, CS2의 양자에 L 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하므로, 칩 인에이블 신호가 4장째의 칩 C4에서 액티브로 된다.
또, 칩 인에이블 신호를 L 논리로 한 경우, 이것이 칩 선택 판정 회로(10)의 NAND 게이트 G2에 입력되므로, 칩 선택 신호의 여부와 무관하게, 모든 칩이 스탠바이 상태로 된다.
이상과 같이, 4 종류의 절단 패턴을 구비한 칩 C1∼C4를 적층함으로써, 각 칩을 식별할 수 있다. 어느 절단 패턴을 몇장째에 배치할지는 임의이다. 단 동일 절단 패턴을 적층하면, 칩을 특정할 수 없게 된다.
그런데, 상기 4개의 절단 패턴 중 3개만 이용하여, 3매의 칩만을 적층한 경우에는, 이 3개의 절단 패턴에 대응하는 칩 선택 신호는 3개뿐이다. 따라서, 어떤 칩에도 해당하지 않은 칩 선택 신호는, 전체 칩 스탠바이를 의미하게 된다. 따라서, 3매의 칩뿐인 경우에는 상술의 칩 인에이블 신호가 불필요하게 되어, 각 칩의 칩 인에이블 패드 CE도, 칩 선택 판정 회로(10)의 최종단의 NAND 게이트 G2도 불필요하게 된다. 이러한 방법으로 칩 인에이블 패드 CE를 불필요하게 하면, 1칩당 패드 수 n개(n은 2 이상의 정수)로, 최대 (2n-1)매의 칩을 적층하여 각 칩을 구동할 수 있다.
<5. 전자 기기의 예>
도 6은, 본 발명의 일 실시예에 따른 전자 기기의 일례인 퍼스널 컴퓨터(1000)의 구성을 도시하는 사시도이다. 도 6에서, 퍼스널 컴퓨터(1000)는, 표시 패널(1002)과, 키보드(1004)를 갖는 본체부(1006)를 구비하여 구성되어 있다. 해당 퍼스널 컴퓨터(1000)의 본체부(1006)의 기억 매체, 특히 불휘발성 메모리로서, 본 발명의 적층형 반도체 기억 장치가 이용되고 있다. 이 때문에, 작은 면적에서 대용량의 기억 수단을 구비한 전자 기기를 저가격으로 제공할 수 있다.
또한, 본 발명의 전자 기기는 이것에 한하지 않고, IC 카드, 휴대 정보 기기, 가정용 전기 제품 등, 강유전체 기억 장치를 구비한 모든 전자 기기에 적용하는 것이 가능하다.
상기 발명의 실시예를 통하여 설명된 실시예나 응용예는, 용도에 따라 적당히 조합하거나, 또는 변경 혹은 개량을 가하여 이용하는 것이 가능하고, 본 발명은 상술한 실시예의 기재에 한정되는 것은 아니다. 그와 같은 조합 또는 변경 혹은 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것을, 특허 청구의 범위의 기재로부터 분명히 알 수 있다.
이상, 본 발명에 따르면, 배선이나 부품을 복잡화하지 않고 칩의 수율을 향상시킬 수 있는 적층형의 반도체 기억 장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 적층형의 반도체 기억 장치의 개략 사시도.
도 2는 각 칩에 설치된 칩 선택 판정 회로(10)의 논리 회로도.
도 3은 도 2의 칩 선택 판정 회로에 이용되는 배타적 논리합 회로의 MOS 트랜지스터에 의한 구성예를 도시한 회로도.
도 4는 도 2의 칩 선택 판정 회로에 구비되는 프로그램 회로의 예를 도시하는 회로도.
도 5는 퓨즈의 절단 패턴을 도시하는 도면.
도 6은 본 발명의 실시예에서의 전자 기기의 일례인 퍼스널 컴퓨터의 구성을 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
C1∼C4 : 칩(칩층)
CS1, CS2 : 칩 선택 패드
CE : 칩 인에이블 패드
10 : 칩 선택 판정 회로
PG1, PG2 : 프로그램 회로
EX1, EX2 : 배타적 논리합 회로
G1 : NOR 게이트
G2 : NAND 게이트
F1, F2 : 퓨즈
T1 : 트랜지스터
G3∼G6 : 인버터

Claims (8)

  1. 복수의 반도체 칩층을 적층하여 이루어지는 반도체 기억 장치로서,
    개개의 칩층을 선택하는 칩 선택 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 선택 패드를, 각 칩층에 구비하고,
    각 칩층은,
    출력 신호를 프로그램가능한 프로그램 회로와,
    상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호에 기초하여 칩 선택을 판정하는 칩 선택 판정 회로
    를 구비한 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 프로그램 회로는, 절단가능한 퓨즈와, 해당 퓨즈에 접속되고 해당 퓨즈의 절단/미절단에 따라 상이한 신호를 출력하는 논리 회로를 구비한 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 칩 선택 판정 회로는, 상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호와의 일치 상태를 판정하는 배타적 논리합 회로를 구비한 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    각 칩층의 상기 칩 선택 패드는, 각각 각 칩층의 동일한 위치에 형성되는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 각 칩층은 동일한 소자 배치를 갖춘 반도체 기억 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 칩 선택 패드는, 상기 복수의 칩층에 각각 복수 구비되어 상기 칩 선택판정 회로에 접속되고, 상기 복수의 칩층의 대응하는 칩 선택 패드끼리 각각 접속되어 있고,
    상기 칩 선택 판정 회로는, 상기 칩 선택 패드의 수에 대응하는 수의 상기 프로그램 회로를 구비하고, 각 칩 선택 패드에 입력된 칩 선택 신호와, 대응하는 프로그램 회로의 출력 신호와의 일치 상태를 각각 판정하는 반도체 기억 장치.
  7. 제1항 또는 제2항에 있어서,
    각 칩층을 구동하는 칩 인에이블 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 인에이블 패드를, 각 칩층에 더 구비하고,
    상기 칩 선택 신호 및 상기 칩 인에이블 신호가 입력된 경우, 상기 칩 선택 신호가 상기 프로그램 회로의 출력 신호와 부합한 칩층에서, 상기 칩 인에이블 신호를 유효하게 하는 반도체 기억 장치.
  8. 제1항 또는 제2항의 반도체 기억 장치를 구비한 것을 특징으로 하는 전자 기기.
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