JP3429102B2 - メモリモジュール - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、モジュール配線基板お
よびそれを用いて構成されたメモリモジュールに関し、
特に、不良ビットをもった半導体装置によるメモリモジ
ュールの構成に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】本発明者が検討したところによれば、メ
モリモジュールにおいて、ビット不良となった非完全良
品メモリを活用する場合は、メモリの上位アドレスをゲ
ートアレイなどによりコントロールし、メモリの良品領
域だけを使用して活用されている。

【０００３】なお、この種のモジュール基板について詳
しく述べてある例としては、株式会社工業調査会、１９
８４年６月１日発行、電子材料編集部（編）「ハイブリ
ッドＩＣ技術」Ｐ７９〜Ｐ８３があり、この文献には、
ハイブリッドＩＣにおける実装技術について記載されて
いる。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な非完全良品メモリの活用方法では、次のような問題点
があることが本発明者により見い出された。

【０００５】すなわち、ゲートアレイなどによりアドレ
スコントロールが行われるためにアクセス遅延が発生し
てしまい、完全良品に比べ性能が劣ってしまう問題があ
る。

【０００６】また、メモリの上位アドレスのみをコント
ロールするので、使用できるメモリが完全良品メモリの
１／２以下となってしまう問題もある。

【０００７】本発明の目的は、不完全良品の半導体装置
を用いてアクセス遅延を発生させることなく完全良品の
半導体装置を用いたモジュールと同等の性能を実現する
ことのできるメモリモジュールを提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】すなわち、本発明のメモリモジュールは、
複数の半導体装置が設けられたメモリモジュールであっ
て、該半導体装置が実装される接続部に、半導体装置に
設けられた入出力端子における不良となった所定の入出
力端子が接続され、電気的に固定された状態となった第
１の接続部と、不良でない入出力端子が接続され、メモ
リモジュールにおける所定の入出力部と接続された第２
の接続部とを設けたメモリモジュール配線基板を用いて
構成され、複数の半導体装置のうち、第１と第２半導体
装置の不良ビット数は異なり、第１半導体装置が実装さ
れる接続部の第１の接続部の数と前記第２半導体装置が
実装される接続部の第１の接続部の数は異なり、メモリ
モジュール配線基板に、１個の半導体装置が実装される
前記接続部を２以上設け、電気的に固定された状態であ
る前記第１の接続部を、前記接続部に実装される半導体
装置の位置により異なって設け、不良ビット数により、
半導体装置のメモリモジュール配線基板内に実装される
位置が定まっているものである。

【００１１】

【００１２】また、本発明のメモリモジュールは、前記
第１の接続部における電気的に固定された状態が、プル
アップ、プルダウンあるいはノンコネクトとなったもの
である。

【００１３】さらに、本発明のメモリモジュールは、１
個の半導体装置が実装される接続部を２以上設け、電気
的に固定された状態である第１の接続部を、接続部に実
装される半導体装置の位置により異なって設けたもので
ある。

【００１４】また、本発明のメモリモジュールは、前記
第１の導通手段がジャンパまたは抵抗よりなるものであ
る。

【００１５】

【００１６】

【００１７】

【００１８】

【作用】上記した本発明のメモリモジュールによれば、
プルアップ、プルダウンまたはノンコネクトのいずれか
となった第１の接続部と半導体装置に設けられた入出力
端子における不良となった所定の入出力端子とを接続
し、その他の不良でない入出力端子をモジュール配線基
板における第２の接続部と接続することによって、半導
体装置における不良となった入出力端子を電気的に固定
した状態とするので半導体装置の不安定な動作をなくし
て、完全良品の半導体装置で構成されるモジュールと同
等のモジュールを構成することができる。

【００１９】また、上記した本発明のメモリモジュール
によれば、１個の半導体装置が実装される２以上設けた
接続部の各々に電気的に固定された状態である第１の接
続部を設け、実装される半導体装置の位置を変えること
により電気的に固定した状態とする入出力端子をフレキ
シブルに変更することができる。

【００２０】さらに、上記した本発明のメモリモジュー
ルによれば、第１の接続部または第２の接続部と電気的
に接続された第３の接続部と電源電圧またはグランド電
位に電気的に接続された第４の接続部との間または該第
３の接続部とモジュール配線基板に設けられた所定の入
出力部と電気的に接続された第５の接続部との間に第１
の導通手段である抵抗またはジャンパを選択的に着脱す
ることにより、半導体装置の不良となった入出力端子お
よび不良でない入出力端子の接続先をフレキシブルに変
更することができる。

【００２１】

【００２２】それにより、前記モジュール配線基板を用
いてメモリモジュールを構成することにより、たとえ
ば、ＤＲＡＭ半導体装置などの不良ビットを有するメモ
リによっても、完全良品のメモリで構成されるモジュー
ルと同等のモジュールを構成することができる。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２４】（実施例１）図１は、本発明の実施例１に
よるモジュール基板の平面図、図２は、本発明の実施例
１によるモジュール構成を比較したブロックダイアグラ
ム図、図３は、本発明の実施例１によるモジュール構成
のブロックダイアグラム図、図４は、本発明の実施例１
によるモジュール基板の実装図、図５は、本発明の実施
例１によるモジュール基板の結線概念図、図６は、本発
明の実施例１によるモジュール基板の実装図、図７は、
本発明の実施例１によるモジュール構成を比較したブロ
ックダイアグラム図、図８は、本発明の実施例１による
モジュール構成のブロックダイアグラム図、図９，図１
０は、本発明の実施例１によるモジュール基板の実装
図、図１１は、本発明の実施例１によるモジュール基板
の結線概念図、図１２は、本発明の実施例１によるモジ
ュール基板の実装状態図、図１３は、本発明の実施例１
によるモジュール基板に実装されるメモリのピン配置図
である。

【００２５】本実施例１において、メモリモジュールに
は、メモリモジュール（モジュール配線基板）２が設け
られている。このメモリモジュール２は、たとえば、Ｓ
ＯＪ(Small Out Jbend) 形の樹脂封止パッケージからな
る、図１３に示すダイナミック・メモリ（以下、ＤＲＡ
Ｍと示す）のような半導体装置であるメモリ１を実装す
る両面基板からなり、図１に示すように、モジュール基
板２の表面２ａおよび裏面２ｂにそれぞれ６個のメモリ
１が該モジュール基板２の長手方向に縦向きに実装され
ている。

【００２６】また、モジュール基板２の表面２ａおよび
裏面２ｂには、メモリ１における各々のピンを電気的に
接続するランド（接続部）３が形成され、それらランド
３の近傍には、実装位置をずらすことによってメモリ１
を実装するランド（接続部）４が形成されている。

【００２７】よって、それぞれ６個のメモリ１を実装す
るランド３，４が、モジュール基板２における表面２ａ
ならびに裏面２ｂに設けられていることになる。

【００２８】さらに、モジュール基板２における長辺の
一方には、たとえば、７２個のモジュールＩ／Ｏ端子
（入出力部）５がモジュール基板１の長手方向に沿って
設けられている。

【００２９】また、モジュール基板２には、配線パター
ン６、後述するチップ部品である抵抗およびジャンパが
実装されるランド７，８ａ、ランド７ａ，８ｂ、ランド
８が形成され、配線パターン６によって各々のランド
３，４，７，７ａ，８，８ａ，８ｂおよびモジュールＩ
／Ｏ端子５が所定の接続先にそれぞれ電気的に接続され
ている。

【００３０】また、ランド７およびランド７ａは、チッ
プ部品である抵抗が実装される間隔となってモジュール
基板２の所定の位置に設けられている。

【００３１】さらに、ランド８，８ａ，８ｂは、ランド
８ａを中心としてそれぞれの位置が等間隔となるように
設けられており、その間隔はランド８とランド８ａある
いはランド８ａとランド８ｂのいずれかの間に抵抗また
はジャンパが実装されるようになっている。

【００３２】ここで、本実施例１では、図１３に示すメ
モリ１のＩ／Ｏ端子であるＩ／Ｏピン（入出力端子）１
ａ〜１ｄが実装されるランド３ａ，３ｂ，３ｄ、ランド
３ｃならびにランド４ａ〜４ｃ、ランド４ｄ以外の配線
パターン６による接続先は図示していない。

【００３３】また、モジュール基板２においては、メモ
リ１のＩ／Ｏピン１ａ〜１ｄの内、Ｉ／Ｏピン１ａが実
装される位置に当たるランド３ａとランド４ａとが電気
的に配線パターン６によって電気的に接続されている。

【００３４】さらに、モジュール基板２は、メモリ１の
Ｉ／Ｏピン１ｂが電気的に接続されるランド３ｂとラン
ド４ｂも配線パターン６によって電気的に接続されてい
る。

【００３５】そして、配線パターン６により接続された
ランド３ａとランド４ａおよびランド３ｂとランド４ｂ
は、それぞれ配線パターン６により所定のモジュールＩ
／Ｏ端子５と接続されている。

【００３６】次に、モジュール基板２におけるランド３
ｃは、その斜め横側に位置するランド４ｄと配線パター
ン６によって接続されている。

【００３７】そして、配線パターン６によって接続され
たランド３ｃ，４ｄは、チップ部品である抵抗が接続さ
れる一方のランド７と配線パターン６によって接続され
ており、他方のランド７ａはモジュールＩ／Ｏ端子５に
おける電源電圧Ｖｃｃが供給される所定の端子に配線パ
ターン６により接続されている。

【００３８】また、モジュール基板２の右端から２個お
よび左端から２個のそれぞれのメモリ１を実装するラン
ド３，４においては、メモリ１のＩ／Ｏピン１ｃ，１ｄ
が実装される位置であるランド３ｄとランド４ｃとが、
電気的に配線パターン６によって接続されてモジュール
Ｉ／Ｏ端子５における所定の端子に接続されている。

【００３９】さらに、モジュール基板２の中央部近傍に
位置する２個のメモリ１を実装するランド３，４におい
て、メモリ１のＩ／Ｏピン１ｃ，１ｄが実装される位置
であるランド３ｄとランド４ｃとは、等間隔に設けられ
たランド８〜８ｂの内、中心部に位置するランド８ａと
配線パターン６により接続されている。

【００４０】そして、ランド８，８ｂにおいて、一方の
ランド８は、モジュールＩ／Ｏ端子５における所定の端
子に接続されており、他方のランド８ｂは、モジュール
Ｉ／Ｏ端子５における電源電圧Ｖｃｃが供給される所定
の端子に配線パターン６により接続されている。

【００４１】ここで、モジュール基板２が、４Ｍワード
×３２ビットのメモリモジュールを構成する場合につい
て説明する。

【００４２】まず、４Ｍワード×３２ビットのメモリモ
ジュールを８個の４Ｍワード×４ビットのＤＲＡＭ半導
体装置であるメモリＤＭにより構成した場合のブロック
ダイアグラムは、図２に示すような構成となる。

【００４３】たとえば、４Ｍワード×３２ビット構成の
メモリモジュールを非完全良品のメモリにより構成する
には、４Ｍワード×４ビットの内、１ビットが不良の４
Ｍワード×３ビットのメモリ１を８個と２ビットが不良
の４Ｍワード×２ビットのメモリ１を４個とにより構成
することができ、この構成をブロックダイアグラムによ
り示すと、図３に示す構成となる。

【００４４】また、モジュール基板２に実装されるメモ
リ１は、予め選別されてグルーピングが行われており、
１ビット不良のメモリ１は、メモリ１におけるＩ／Ｏピ
ン１ｃ，１ｄのいずれかが不良となったものであり、２
ビット不良のメモリ１は、Ｉ／Ｏピン１ｃ，１ｄの両方
が不良となったものとする。

【００４５】そして、８個の１ビット不良のメモリ１
は、モジュール基板２における表面２ａおよび裏面２ｂ
に、モジュール基板２の右端および左端からそれぞれ２
個づつ実装され、モジュール基板２の中央部近傍には、
表面２ａおよび裏面２ｂのそれぞれに２ビット不良のメ
モリ１が２個づつ実装される。

【００４６】ここで、１ビット不良のメモリ１におい
て、たとえば、Ｉ／Ｏピン１ｃが不良となったメモリ１
がグルーピングされてモジュール基板２に実装される場
合、抵抗がランド７，７ａに実装される。

【００４７】そして、Ｉ／Ｏピン１ｃが抵抗を介してプ
ルアップされるランド３ｃと接続するよう、すなわち、
ランド３の位置にすべてのメモリ１を実装するようにす
る。

【００４８】また、モジュール基板２の中央部近傍に実
装される２ビット不良の２個のメモリ１はＩ／Ｏピン１
ｃ，１ｄが不良であり、前述したようにランド３の位置
にメモリ１が実装されることになるので、ランド８ａ，
８ｂに抵抗を実装することによって不良ピンであるＩ／
Ｏピン１ｃ，１ｄを抵抗を介してプルアップを行う。

【００４９】また、抵抗Ｒならびにメモリ１を実装した
モジュール基板２は図４に示すような外観となり、モジ
ュール基板２における抵抗Ｒは、すべてメモリ１を実装
する時に実装されることになる。

【００５０】よって、このモジュール基板２において
は、図５に示すように、１ビット不良のメモリ１におい
ては不良のＩ／Ｏピン１ｃが抵抗Ｒによってプルアップ
され、２ビット不良のメモリ１においては、不良のＩ／
Ｏピン１ｃ，１ｄが抵抗Ｒによりプルアップされて、そ
の他のＩ／Ｏピン１ａ，１ｂはモジュールＩ／Ｏ端子５
における所定の端子に接続されことになる。

【００５１】次に、図３に示すブロックダイアグラムに
よる構成において、Ｉ／Ｏピン１ｄが不良となったメモ
リ１およびＩ／Ｏピン１ｃ，１ｄの両方が不良となった
メモリ１が予めグルーピングされる場合について説明す
る。

【００５２】ここで、１ビット不良のメモリ１は、図１
に示すモジュール基板２の表面２ａおよび裏面２ｂにお
いて、前記と同様にモジュール基板２の右端および左端
からそれぞれ２個づつ実装され、モジュール基板２の中
央部近傍には２ビット不良のメモリ１が２個づつ実装さ
れる。

【００５３】また、１ビット不良のメモリ１において、
たとえば、Ｉ／Ｏピン１ｄが不良となったメモリ１がグ
ルーピングされてモジュール基板２に実装される場合、
抵抗がランド７，７ａに実装される。

【００５４】そして、Ｉ／Ｏピン１ｄが抵抗を介してプ
ルアップされるランド４ｄと接続するよう、すなわち、
ランド４の位置にすべてのメモリ１が実装される。

【００５５】また、モジュール基板２の中央部近傍に実
装される２ビット不良の２個づつのメモリ１は、Ｉ／Ｏ
ピン１ｃ，１ｄが不良であるので、ランド８ａ，８ｂに
抵抗を実装することによって不良ピンであるＩ／Ｏピン
１ｃ，１ｄを抵抗を介してプルアップを行う。

【００５６】よって、モジュール基板２は、図６に示す
ように、ランド８ａ，８ｂに抵抗Ｒが実装され、メモリ
１がランド４に実装された外観となる。

【００５７】次に、このモジュール基板２を用いて４Ｍ
ワード×３６ビットのメモリモジュールを構成する場合
について説明する。

【００５８】まず、４Ｍワード×３６ビットのメモリモ
ジュールを８個の４Ｍワード×４ビットのＤＲＡＭ半導
体装置であるメモリＤＭならびに４個の４Ｍワード×４
ビットＤＲＡＭ半導体装置であるメモリＤＭ１により構
成した場合のブロックダイアグラムは、図７に示すよう
な構成となる。

【００５９】ここで、４Ｍワード×３６ビット構成のメ
モリモジュールを非完全良品のメモリにより構成するに
は、４Ｍワード×４ビットの内、１ビットが不良の４Ｍ
ワード×３ビットのメモリ１を１２個により構成でき、
この構成をブロックダイアグラムにより示すと、図８に
示す構成となる。

【００６０】また、モジュール基板２に実装されるメモ
リ１は、前記と同様に、予め選別されてグルーピングが
行われており、１ビット不良のメモリ１は、メモリ１に
おけるＩ／Ｏピン１ｃ，１ｄのいずれかが不良となった
ものとする。

【００６１】そして、１ビット不良のメモリ１は、前記
と同様にモジュール基板２に実装されるが、たとえば、
１ビット不良のメモリ１において、Ｉ／Ｏピン１ｃが不
良となったメモリ１がグルーピングされている場合、抵
抗Ｒがランド７，７ａに実装される。

【００６２】そして、Ｉ／Ｏピン１ｃが抵抗Ｒを介して
プルアップされるランド３ｃと接続するよう、すなわ
ち、ランド３の位置にすべてのメモリ１が実装される。

【００６３】また、モジュール基板２の中央部近傍に実
装される２個のメモリ１も、Ｉ／Ｏピン１ｃだけが不良
であるので、ランド８，８ａ（図１）にジャンパを実装
し、Ｉ／Ｏピン１ｄをモジュールＩ／Ｏ端子５における
所定の端子に接続を行う。

【００６４】また、モジュール基板２は、図９に示すよ
うに、ランド８，８ａにジャンパＪが実装され、メモリ
１がランド３に実装された外観となる。

【００６５】よって、このモジュール基板２において
は、図１０に示すように、不良のＩ／Ｏピン１ｃを抵抗
Ｒによりプルアップし、その他のＩ／Ｏピン１ａ，１
ｂ，１ｄをモジュールＩ／Ｏ端子５における所定の端子
に接続することになる。

【００６６】次に、図７に示すブロックダイアグラムに
よる構成において、Ｉ／Ｏピン１ｄが不良となったメモ
リ１が予め選別されてグルーピングされた場合について
説明する。

【００６７】まず、Ｉ／Ｏピン１ｄが不良となったメモ
リ１がグルーピングされて図１に示すモジュール基板２
に実装される場合、Ｉ／Ｏピン１ｄをプルアップするた
めに抵抗がランド７，７ａに実装され、Ｉ／Ｏピン１ｄ
が抵抗を介してプルアップされるランド４ｄと接続する
よう、すなわち、ランド４の位置にすべてのメモリ１が
実装される。

【００６８】また、モジュール基板２の中央部近傍に実
装される２個のメモリ１もＩ／Ｏピン１ｄだけが不良で
あるので、ランド８，８ａにジャンパを実装し、Ｉ／Ｏ
ピン１ｃをモジュールＩ／Ｏ端子５における所定の端子
に接続を行う。

【００６９】また、モジュール基板２は、図１１に示す
ように、ランド８，８ａにジャンパＪが実装され、メモ
リ１がランド４に実装された外観となる。

【００７０】また、Ｉ／Ｏピン１ｃが不良のメモリ１な
らびにＩ／Ｏピン１ｄが不良のメモリ１を実装する場合
には、図１２に示すように、メモリ１の左右の位置をず
らすことによって行う。

【００７１】さらに、メモリ１のＩ／Ｏピン１ａ，１ｂ
が不良の場合には、図１に示すモジュール基板２におけ
るランド４ｃ，４ｄをモジュールＩ／Ｏ端子５における
所定の端子に接続し、ランド４ａ，４ｂを抵抗またはジ
ャンパを介して所定の接続先に接続するモジュール基板
（図示せず）を用意するようにすればよい。

【００７２】それにより、本実施例１によれば、モジュ
ール基板２にグルーピングした非完全良品のメモリ１を
実装するだけでＩ／Ｏピン１ａ〜１ｄにおける不良ピン
が抵抗Ｒを介してプルアップされるので、不良ピン１ａ
〜１ｄの影響を受けることなくメモリ１を安定して動作
させることができる。

【００７３】また、アドレスコントロールが不要となる
ので、完全良品のメモリ１を用いたメモリモジュールと
同等の機能および性能を有することができる。

【００７４】さらに、メモリ１の実装位置の変更および
抵抗Ｒ、ジャンパＪの着脱によって、抵抗Ｒやジャンパ
Ｊの使用数を少なくしながらプルアップする不良ピンの
位置をフレキシブルに変えることができる。

【００７５】（実施例２）図１４は、本発明の実施例２
によるモジュール基板の平面図、図１５は、本発明の実
施例２によるモジュール基板の模式配線図、図１６，図
１７は、本発明の実施例２によるモジュール基板の平面
図である。

【００７６】本実施例２においては、ＤＲＡＭ半導体装
置であるメモリ１（実施例１、図１３）を実装する両面
基板のモジュール基板（モジュール配線基板）９の表面
９ａおよび裏面（図示せず）に、図１４に示すように、
それぞれ６個のメモリがモジュール基板９の長手方向に
縦向きに実装されるようにメモリ１の各々のピンを電気
的に接続するランド（接続部）１０が形成されており、
それらランド１０の近傍には、位置をずらすことによっ
てメモリ１を実装するランド（接続部）１１が形成され
ている。

【００７７】さらに、これらランド１０，１１におい
て、モジュール基板９には、メモリ１のＩ／Ｏピン（入
出力端子）１ａ〜１ｄがそれぞれ接続される位置にラン
ド（第２の接続部）１０ａ〜１０ｃ、ランド（第１の接
続部）１０ｄおよびランド（第２の接続部）１１ａ，１
１ｂ，１１ｄ、ランド（第１の接続部）１１ｃが設けら
れている。

【００７８】また、モジュール基板９における長辺の一
方には、たとえば、７２個のモジュールＩ／Ｏ端子（入
出力部）５がモジュール基板１の長手方向に沿って設け
られている。

【００７９】そして、モジュール基板９において、ラン
ド１０ａとランド１１ａとは、配線パターン６により電
気的に接続され、モジュールＩ／Ｏ端子５の所定の端子
に接続されている。

【００８０】また、モジュール基板９におけるランド１
０ｂとランド１１ｂも、配線パターン６により電気的に
接続され、モジュールＩ／Ｏ端子５の所定の端子に接続
されている。

【００８１】さらに、ランド１０ｃは、ランド１１ｄと
配線パターン６によって電気的に接続されており、これ
らランド１０ｃ，１１ｄはモジュールＩ／Ｏ端子５の所
定の端子に配線パターン６により接続されている。

【００８２】また、ランド１０ｄは、ランド１１ｃと配
線パターン６によって電気的に接続され、その配線パタ
ーン６は、チップ部品である図示しない抵抗（第１の導
通手段）を実装する一方のランド（図示せず）と接続し
ており、他方のランドはモジュールＩ／Ｏ端子５におけ
る電源電圧Ｖｃｃが供給される所定の端子に接続されて
いる。

【００８３】さらに、本実施例２でも、メモリ１のＩ／
Ｏ端子であるＩ／Ｏピン１ａ〜１ｄが実装されるランド
１０ａ〜１０ｄならびにランド１１ａ〜１１ｄ以外の配
線パターン６による接続先は図示していない。

【００８４】また、モジュール基板９に実装されるメモ
リ１は、前記実施例１と同様に、予め選別されてグルー
ピングが行われており、メモリ１におけるＩ／Ｏピン１
ｃ，１ｄのいずれかが不良となったものとする。

【００８５】さらに、前述したランド１０ａ〜１０ｄ，
１１ａ〜１１ｄおよび配線パターン６を模式的に表すと
図１５に示すようになり、ランド１０ａ，１０ｂ，１０
ｄ，１１ａ，１１ｂ，１１ｃはモジュールＩ／Ｏ端子５
に接続され、ランド１０ｃ，１１ｄはプルアップされて
いる。

【００８６】そして、このモジュール基板９を用いて、
４Ｍワード×３６ビット構成のメモリモジュールを非完
全良品のメモリにより構成するには、たとえば、４Ｍワ
ード×４ビットの内、１ビットが不良の４Ｍワード×３
ビットのメモリ１を１２個により構成できる。

【００８７】たとえば、Ｉ／Ｏピン１ｃが不良となった
メモリ１がグルーピングされている場合、Ｉ／Ｏピン１
ｃが抵抗を介してプルアップされるランド１１ｃと接続
するよう、すなわち、ランド１１の位置にメモリ１が実
装される。

【００８８】また、Ｉ／Ｏピン１ｄが不良となったメモ
リ１が予め選別されてグルーピングされた場合は、Ｉ／
Ｏピン１ｄが抵抗を介してプルアップされるランド１０
ｄと接続するよう、すなわち、ランド１０の位置にメモ
リ１が実装される。

【００８９】それにより、本実施例２においても、モジ
ュール基板９に非完全良品のメモリ１を実装するだけで
Ｉ／Ｏピン１ａ〜１ｄにおける不良ピンが抵抗を介して
プルアップされるので、不良ピンの影響を受けることな
くメモリ１を安定して動作させることができる。

【００９０】さらに、モジュール基板９とともに、図１
６に示すように、Ｉ／Ｏピン１ａ，１ｂのいずれかが不
良であるメモリ１をグルーピングして実装するモジュー
ル基板（モジュール配線基板）１２を用いることによっ
て、Ｉ／Ｏピン１ａ，１ｂが不良となったメモリ１また
はＩ／Ｏピン１ｃ，１ｄが不良となったメモリ１の両方
を使用することができる。

【００９１】この場合も、モジュール基板１２の両面
に、それぞれ６個のメモリがモジュール基板９の長手方
向に縦向きに実装されるようにランド（接続部）１３，
１４が形成され、メモリ１のＩ／Ｏピン１ａ〜１ｄが接
続される位置にランド１３ａ〜１３ｄおよびランド１４
ａ〜１４ｄが設けられている。

【００９２】そして、モジュール基板１２において、ラ
ンド（第２の接続部）１３ａ，１３ｃ，１３ｄ，１４
ｂ，１４ｃ，１４ｄは、配線パターン６によりモジュー
ルＩ／Ｏ端子５の所定の端子に電気的に接続されてい
る。

【００９３】また、ランド（第１の接続部）１３ｂ，１
４ａは、ランド１１ｄと配線パターン６によって電気的
に接続されており、これらランド１３ｂ，１４ａはチッ
プ部品である抵抗（図示せず）を実装する一方のランド
（図示せず）と接続しており、他方のランドはモジュー
ルＩ／Ｏ端子５における電源電圧Ｖｃｃが供給される所
定の端子に接続されている。

【００９４】また、図１７に示すようにＩ／Ｏピン１
ａ，１ｂのいずれかが不良となったメモリ１とＩ／Ｏピ
ン１ｃ，１ｄのいずれかとが不良となったメモリ１とを
交互に実装するモジュール基板（モジュール配線基板）
１５を用いることによっても、Ｉ／Ｏピン１ａ，１ｂが
不良となったメモリ１またはＩ／Ｏピン１ｃ，１ｄが不
良となったメモリ１の両方を使用することができる。

【００９５】この場合も同様に、モジュール基板１５の
両面に形成されたランド（接続部）１６，１７のメモリ
１におけるＩ／Ｏピン１ａ〜１ｄが接続するランド（第
２の接続部）１６ａ〜１６ｃ，１７ａ，１７ｂ，１７
ｄ、ランド（第２の接続部）１６ａ₁,１６ｃ₁,１６ｄ₁,
１７ｂ₁ 〜１７ｄ₁ 、ランド（第１の接続部）１６ｄ，
１７ｃおよびランド（第１の接続部）１６ｂ₁,１７ａ₁
において、不良のＩ／Ｏピン１ａ，１ｂのいずれかをプ
ルアップするランド１６ｂ₁,１７ａ₁ と不良のＩ／Ｏピ
ン１ｃ，１ｄのいずれかをプルアップするランド（第２
の接続部）１６ｄ，１７ｃとを交互に設ける。

【００９６】（実施例３）図１８は、本発明の実施例３
によるモジュール基板の実装図、図１９（ａ),（ｂ）
は、本発明の実施例３によるモジュール基板の模式配線
図、図２０，図２１は、本発明の実施例３によるモジュ
ール基板の実装図である。

【００９７】本実施例３においては、ＤＲＡＭ半導体装
置であるメモリ１（実施例１、図１３）を実装する両面
基板のモジュール基板１８に、図１８に示すように、そ
れぞれ６個のメモリがモジュール基板１８の長手方向に
縦向きに実装されるようにメモリ１の各々のピンを電気
的に接続するランドが形成されている。

【００９８】さらに、モジュール基板１８における長辺
の一方には、たとえば、７２個のモジュールＩ／Ｏ端子
（入出力部）５がモジュール基板１８の長手方向に沿っ
て設けられている。

【００９９】そして、モジュール基板１８において、メ
モリ１のＩ／Ｏピン（入出力端子）１ａ〜１ｄの内、Ｉ
／Ｏピン１ａ，１ｂがそれぞれ接続される位置における
ランドの近傍には、接続先切り換え用のランド（第４の
接続部）１９，２０、ランド（第３の接続部）１９ａ，
２０ａ、ランド（第５の接続部）１９ｂ，２０ｂが設け
られている。

【０１００】これらランド１９〜１９ｂ，２０〜２０ｂ
は、ランド１９〜１９ｂとランド２０〜２０ｂの３個で
それぞれ１セットとなり、Ｉ／Ｏピン１ａ，１ｂに対し
てそれぞれ１セット設けられている。

【０１０１】また、ランド１９〜１９ｂ，２０〜２０ｂ
はそれぞれ等間隔により配置されており、その間隔は、
チップ部品である抵抗（第１の導通手段）あるいはジャ
ンパ（第１の導通手段）が実装される間隔となってい
る。

【０１０２】さらに、ランド１９〜１９ｂにおいて、等
間隔に配置されたランド１９〜１９ｂの中央部に配置さ
れているランド１９ａは、Ｉ／Ｏピン１ａに接続してい
るランドと配線パターン６により電気的に接続されてい
る。

【０１０３】また、ランド１９は電源電圧Ｖｃｃと配線
パターン６により電気的に接続され、ランド１９ｂは所
定のモジュールＩ／Ｏ端子５と配線パターン６によって
電気的に接続されている。

【０１０４】そして、ランド２０〜２０ｂにおいても、
等間隔に配置されたランド２０〜２０ｂの中央部に配置
されているランド２０ａは、Ｉ／Ｏピン１ｂに接続して
いるランドと配線パターン６により電気的に接続されて
いる。

【０１０５】また、ランド２０は電源電圧Ｖｃｃと配線
パターン６により電気的に接続され、ランド２０ｂは所
定のモジュールＩ／Ｏ端子５と配線パターン６によって
電気的に接続されている。

【０１０６】また、本実施例３でも、メモリ１のＩ／Ｏ
端子であるＩ／Ｏピン１ａ〜１ｄが実装されるランド以
外の配線パターン６による接続先は図示していない。

【０１０７】ここで、前述したチップ部品による接続を
模式的に表すと図１９（ａ),（ｂ）に示すようになり、
Ｉ／Ｏピン１ｃが不良の場合には、Ｉ／Ｏピン１ｃに抵
抗、Ｉ／Ｏピン１ｄにジャンパが接続され、Ｉ／Ｏピン
１ｄが不良の場合には、Ｉ／Ｏピン１ｃにジャンパ、Ｉ
／Ｏピン１ｄに抵抗が接続される。

【０１０８】ランド１０ａ，１０ｂ，１０ｄ，１１ａ，
１１ｂ，１１ｃはモジュールＩ／Ｏ端子５に接続され、
ランド１０ｃ，１１ｄはプルアップされている。

【０１０９】そして、このモジュール基板１８を用い
て、たとえば、４Ｍワード×３６ビットのメモリモジュ
ールを非完全良品のメモリにより構成するには、４Ｍワ
ード×４ビットの内、１ビットが不良の４Ｍワード×３
ビットのメモリ１を１２個により構成できる。

【０１１０】さらに、モジュール基板１８に実装される
メモリ１は、前記実施例１，２と同様に、予め選別され
てグルーピングが行われており、メモリ１におけるＩ／
Ｏピン１ａ，１ｂのいずれかが不良となったものとす
る。

【０１１１】たとえば、Ｉ／Ｏピン１ａが不良となった
メモリ１がグルーピングされている場合、Ｉ／Ｏピン１
ａが位置するランドと接続しているランド１９ａと電源
電圧Ｖｃｃに接続されているランド１９との間に抵抗を
実装し、Ｉ／Ｏピン１ａをプルアップする。

【０１１２】また、良品であるＩ／Ｏピン１ｂは、モジ
ュールＩ／Ｏ端子５の所定の端子と接続するためにラン
ド２０ａとランド２０ｂとの間にジャンパを実装し、所
定のモジュールＩ／Ｏ端子５と電気的に接続を行う。

【０１１３】さらに、Ｉ／Ｏピン１ｂが不良のメモリ１
においては、Ｉ／Ｏピン１ｂが位置するランドと接続し
ているランド２０ａと電源電圧Ｖｃｃに接続されている
ランド２０ｂとの間に抵抗を実装し、Ｉ／Ｏピン１ｂを
プルアップする。

【０１１４】そして、不良でないＩ／Ｏピン１ａは、Ｉ
／Ｏピン１ａが位置するランドと接続しているランド１
９ａとランド１９との間にジャンパ線を実装し、所定の
モジュールＩ／Ｏ端子５と電気的に接続を行う。

【０１１５】それにより、本実施例３においても、モジ
ュール基板１２に非完全良品のメモリ１を実装するだけ
でＩ／Ｏピン１ａ〜１ｄにおける不良が抵抗を介してプ
ルアップされるので、不良ピンの影響を受けることなく
メモリ１を安定して動作させることができる。

【０１１６】また、モジュール基板１５とともに、図２
０に示すように、Ｉ／Ｏピン１ｃ，１ｄのいずれかが不
良であるメモリ１の接続先を抵抗またはジャンパにより
切り換えるランド１９〜１９ｂ，２０〜２０ｂが両面に
形成されたモジュール基板（モジュール配線板）２１を
用いることによって、Ｉ／Ｏピン１ａ，１ｂが不良とな
ったメモリ１またはＩ／Ｏピン１ｃ，１ｄが不良となっ
たメモリ１の両方を使用することができる。

【０１１７】さらに、図２１に示すように、Ｉ／Ｏピン
１ａ，１ｂのいずれかが不良であるメモリ１またはＩ／
Ｏピン１ｃ，１ｄのいずれかが不良であるメモリ１の接
続先を抵抗またはジャンパにより切り換えるランド１９
〜１９ｂ，２０〜２０ｂを交互に設けたモジュール基板
（モジュール配線板）２２を用いることによって、Ｉ／
Ｏピン１ａ，１ｂが不良となったメモリ１またはＩ／Ｏ
ピン１ｃ，１ｄが不良となったメモリ１の両方を使用す
ることができる。

【０１１８】（実施例４）図２２は、本発明の実施例４
によるモジュール基板に実装されるメモリにおけるＩ／
Ｏピンの構成図、図２３は、本発明の実施例４によるモ
ジュール基板の模式配線図である。

【０１１９】本実施例４においては、図２２に示すよう
に、Ｉ／Ｏピン（入出力端子）１ａ〜１ｄが設けられた
半導体装置１を実装するモジュール基板（図示せず）
は、予め配線パターンによって全ての配線が施されてい
る。

【０１２０】たとえば、図２３に示すように、予めグル
ーピングされたＩ／Ｏピン１ｃ，１ｄが不良となったＤ
ＲＡＭ半導体装置であるメモリ１が実装される場合、モ
ジュール基板（図示せず）は、不良のＩ／Ｏピン１ｃ，
１ｄをプルアップするように配線パターンが施されてい
る。

【０１２１】また、その他の不良でないＩ／Ｏピン１
ａ，１ｂは、図示しないモジュールＩ／Ｏ端子（入出力
部）における所定の端子に接続が行われている。

【０１２２】モジュール基板は、Ｉ／Ｏピン１ａ〜１ｄ
の不良位置によって違う配線が施された複数種類のモジ
ュール基板が用意されることになる。

【０１２３】それにより、本実施例４によれば、非完全
良品であるメモリ１をモジュール基板に実装するだけで
不良のＩ／Ｏピン１ｃ，１ｄがプルアップされるので、
不良のＩ／Ｏピン１ｃ，１ｄの影響を受けることなくメ
モリ１を動作させることができる。

【０１２４】また、アドレスコントロールが不要となる
ので、完全良品のメモリを用いたメモリモジュールと同
等の機能および性能を有することができる。

【０１２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【０１２６】たとえば、前記実施例１〜４では、不良と
なったＩ／Ｏピンがプルアップにより電気的に固定の状
態にされているが、不良のＩ／Ｏピンはプルアップ以外
でもよく、抵抗を介してグランド電位に接続するプルダ
ウンまたは抵抗を接続しないノンコネクト（ＮＣ）のい
ずれかにより電気的に固定の状態とするかあるいは不良
のＩ／Ｏピンにおける電気的特性によりプルアップ、プ
ルダウンならびにノンコネクトを選択して電気的に固定
の状態にしても良好にメモリを動作させることができ
る。

【０１２７】また、前記実施例１〜４においては、６個
のメモリがモジュール基板の長手方向に縦向きに実装さ
れるようになっていたが、メモリモジュールに実装され
るメモリの方向に制限はなく、たとえば、モジュール基
板の長手方向に横向きにメモリが実装されるようにして
もよい。

【０１２８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１２９】（１）本発明によれば、半導体装置におけ
る不良の入出力端子を電気的に固定の状態とし、不良で
ない入出力端子だけを用いて構成するので、良品モジュ
ールと同等の性能の半導体装置モジュールを安定した動
作により構成することができる。

【０１３０】（２）また、本発明では、半導体装置の入
出力端子を選択的に切り換えることにより、不良の入出
力端子におけるフレキシビリティが向上し、モジュール
基板の仕様統一を行うことができる。

【０１３１】（３）さらに、本発明においては、上記
（１),（２）により、不良の半導体装置を効率的に活用
でき、コストを低減することができる。

【図面の簡単な説明】

【図１】本発明の実施例１によるモジュール基板の平面
図である。

【図２】本発明の実施例１によるモジュール構成を比較
したブロックダイアグラム図である。

【図３】本発明の実施例１によるモジュール構成のブロ
ックダイアグラム図である。

【図４】本発明の実施例１によるモジュール基板の実装
図である。

【図５】本発明の実施例１によるモジュール基板の結線
概念図である。

【図６】本発明の実施例１によるモジュール基板の実装
図である。

【図７】本発明の実施例１によるモジュール構成を比較
したブロックダイアグラム図である。

【図８】本発明の実施例１によるモジュール構成のブロ
ックダイアグラム図である。

【図９】本発明の実施例１によるモジュール基板の実装
図である。

【図１０】本発明の実施例１によるモジュール基板の実
装図である。

【図１１】本発明の実施例１によるモジュール基板の結
線概念図である。

【図１２】本発明の実施例１によるモジュール基板の実
装状態図である。

【図１３】本発明の実施例１によるモジュール基板に実
装されるメモリのピン配置図である。

【図１４】本発明の実施例２によるモジュール基板の平
面図である。

【図１５】本発明の実施例２によるモジュール基板の模
式配線図である。

【図１６】本発明の実施例２によるモジュール基板の平
面図である。

【図１７】本発明の実施例２によるモジュール基板の平
面図である。

【図１８】本発明の実施例３によるモジュール基板の実
装図である。

【図１９】（ａ),（ｂ）は、本発明の実施例３によるモ
ジュール基板の模式配線図である。

【図２０】本発明の実施例３によるモジュール基板の実
装図である。

【図２１】本発明の実施例３によるモジュール基板の実
装図である。

【図２２】本発明の実施例４によるモジュール基板に実
装されるメモリにおけるＩ／Ｏピンの構成図である。

【図２３】本発明の実施例４によるモジュール基板の模
式配線図である。

【符号の説明】

１ メモリ １ａ〜１ｄ Ｉ／Ｏピン（入出力端子） ２ モジュール基板（モジュール配線基板） ２ａ 表面 ２ｂ 裏面 ３ ランド（接続部） ３ａ ランド ３ｂ ランド ３ｃ ランド ３ｄ ランド ４ ランド（接続部） ４ａ〜４ｃ ランド ４ｄ ランド ５ モジュールＩ／Ｏ端子（入出力部） ６ 配線パターン ７ ランド ７ａ ランド ８ ランド ８ａ ランド ８ｂ ランド ９ モジュール基板（モジュール配線基板） ９ａ 表面 １０ ランド（接続部） １０ａ〜１０ｃ ランド（第２の接続部） １０ｄ ランド（第１の接続部） １１ ランド（接続部） １１ａ ランド（第２の接続部） １１ｂ ランド（第２の接続部） １１ｃ ランド（第１の接続部） １１ｄ ランド（第２の接続部） １２ モジュール基板（モジュール配線基板） １３ ランド（接続部） １３ａ ランド（第２の接続部） １３ｂ ランド（第１の接続部） １３ｃ ランド（第２の接続部） １３ｄ ランド（第２の接続部） １４ ランド（接続部） １４ａ ランド（第１の接続部） １４ｂ ランド（第２の接続部） １４ｃ ランド（第２の接続部） １４ｄ ランド（第２の接続部） １５ モジュール基板（モジュール配線基板） １６ ランド（接続部） １６ａ ランド １６ｂ ランド（第１の接続部） １６ｃ ランド １６ｄ ランド（第１の接続部） １６ａ₁ ランド １６ｂ₁ ランド（第１の接続部） １６ｃ₁ ランド １６ｄ₁ ランド １７ ランド（接続部） １７ａ ランド（第２の接続部） １７ｂ ランド １７ｃ ランド １７ｄ ランド １７ａ₁ ランド（第１の接続部） １７ｂ₁ ランド １７ｃ₁ ランド １７ｄ₁ ランド １８ モジュール基板（モジュール配線基板） １９ ランド（第４の接続部） １９ａ ランド（第３の接続部） １９ｂ ランド（第５の接続部） ２０ ランド（第４の接続部） ２０ａ ランド（第３の接続部） ２０ｂ ランド（第５の接続部） ２１ モジュール基板（モジュール配線基板） ２２ モジュール基板（モジュール配線基板） Ｒ 抵抗 Ｊ ジャンパ Ｖｃｃ 電源電圧 ＤＭ メモリ ＤＭ１ メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 近田 智志 埼玉県入間郡毛呂山町大字旭台15番地 日立東部セミコンダクタ株式会社内 (72)発明者 本城 繁 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 佐々木 敏夫 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 平６−334112（ＪＰ，Ａ) 特開 平６−348378（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 25/00 - 25/18

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数の半導体装置が設けられたメモリモ
   ジュールであって、前記半導体装置が実装される接続部
   に、前記半導体装置に設けられた入出力端子における不
   良となった所定の前記入出力端子が接続され、電気的に
   固定された状態となった第１の接続部と、不良でない前
   記入出力端子が接続され、前記メモリモジュールにおけ
   る所定の入出力部と接続された第２の接続部とを設けた
   メモリモジュール配線基板を用いて構成され、 前記複数の半導体装置のうち、第１と第２半導体装置の
   不良ビット数は異なり、 前記第１半導体装置が実装される接続部の第１の接続部
   の数と前記第２半導体装置が実装される接続部の第１の
   接続部の数は異なり、 前記メモリモジュール配線基板に、１個の半導体装置が
   実装される前記接続部を２以上設け、電気的に固定され
   た状態である前記第１の接続部を、前記接続部に実装さ
   れる半導体装置の位置により異なって設け、 不良ビット数により、半導体装置のメモリモジュール配
   線基板内に実装される位置が定まっている ことを特徴と
   するメモリモジュール。
2. 【請求項２】 請求項１記載のメモリモジュールにおい
   て、前記第１の接続部における電気的に固定された状態
   が、プルアップ、プルダウン、あるいはノンコネクトで
   あることを特徴とするメモリモジュール。
3. 【請求項３】 請求項１記載のメモリモジュールにおい
   て、前記メモリモジュール配線基板は、前記第１の接続
   部または前記第２の接続部と電気的に接続された第３の
   接続部と、電源電圧またはグランド電位に電気的に接続
   された第４の接続部と、前記メモリモジュール配線基板
   に設けられた所定の入出力部と電気的に接続された第５
   の接続部とを設け、前記第３の接続部と前記第４の接続
   部間または前記第３の接続部と前記第５の接続部間に第
   １の導通手段を選択的に着脱することにより配線経路の
   切り換えを行うことを特徴とするメモリモジュール。
4. 【請求項４】 請求項３記載のメモリモジュールにおい
   て、前記第１の導通手段がジャンパまたは抵抗であるこ
   とを特徴とするメモリモジュール。