JP2650742B2 - メモリ・モジュール - Google Patents
メモリ・モジュールInfo
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- JP2650742B2 JP2650742B2 JP63328648A JP32864888A JP2650742B2 JP 2650742 B2 JP2650742 B2 JP 2650742B2 JP 63328648 A JP63328648 A JP 63328648A JP 32864888 A JP32864888 A JP 32864888A JP 2650742 B2 JP2650742 B2 JP 2650742B2
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- Japan
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- wiring board
- memory module
- module
- terminal
- mounting
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線基板およびこれを用いた半導体装置技
術に関し、例えば、メモリ・モジュールに適用して有効
な技術に関するものである。
術に関し、例えば、メモリ・モジュールに適用して有効
な技術に関するものである。
配線基板上に電子部品を実装した集積回路装置につい
ては、例えば、特開昭62−195159号公報に記載があり、
この公報には、配線基板に接合されたモジュール端子の
接合強度を向上させる技術について説明されている。
ては、例えば、特開昭62−195159号公報に記載があり、
この公報には、配線基板に接合されたモジュール端子の
接合強度を向上させる技術について説明されている。
ところで、メモリ・モジュール等の集積回路装置を製
造する場合、それを構成する配線基板は、そのモジュー
ルの用途や目的に応じて個別に作成するのが一般的であ
った。
造する場合、それを構成する配線基板は、そのモジュー
ルの用途や目的に応じて個別に作成するのが一般的であ
った。
ところが、上記従来技術においては以下のような問題
点があることを本発明者は見出した。
点があることを本発明者は見出した。
すなわち、この種の集積回路装置においては、製品が
完成した後においては、その製品の仕様変更に基づく配
線変更は困難であるため、たとえわずかな仕様変更が生
じても、その都度、配線基板を再作成せねばならず、配
線基板の設計の効率化を図ることができなかった。
完成した後においては、その製品の仕様変更に基づく配
線変更は困難であるため、たとえわずかな仕様変更が生
じても、その都度、配線基板を再作成せねばならず、配
線基板の設計の効率化を図ることができなかった。
例えば、メモリ・モジュールにおいては、配線基板に
形成された複数のモジュール端子のうち、所定のモジュ
ール端子をGND（グランド）電位、またはNC（ノン・コ
ネクション）にすることによって、メモリのアクセスタ
イムや実装方式などを電気的に識別する製品がある。こ
のような場合、従来技術においては、メモリ・モジュー
ルの搭載素子が全て同一であっても、アクセスタイムや
実装方式が異なる度に、それ専用の配線基板を作成しな
ければならなかった。
形成された複数のモジュール端子のうち、所定のモジュ
ール端子をGND（グランド）電位、またはNC（ノン・コ
ネクション）にすることによって、メモリのアクセスタ
イムや実装方式などを電気的に識別する製品がある。こ
のような場合、従来技術においては、メモリ・モジュー
ルの搭載素子が全て同一であっても、アクセスタイムや
実装方式が異なる度に、それ専用の配線基板を作成しな
ければならなかった。
本発明は上記課題に着目してなされたものであり、そ
の目的は、メモリ・モジュールにおいて、その識別設定
の変更に柔軟に対応することのできる技術を提供するこ
とにある。
の目的は、メモリ・モジュールにおいて、その識別設定
の変更に柔軟に対応することのできる技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。
概要を簡単に説明すれば、以下のとおりである。
すなわち、少なくとも２以上のメモリを配線基板面上
に搭載し、搭載されたメモリ同士を電気的に接続する配
線を備え、外部装置との電気的な接続のために前記配線
基板面上に配置された複数の外部端子を備えるメモリ・
モジュールであって、前記メモリ・モジュールの機能の
識別設定を、面実装形の導通手段による接続状態によっ
て変更可能なように、前記配線基板面上に一対の端子電
極を互いに独立した状態で配置し、前記複数の外部端子
の一部に、前記メモリ・モジュールの機能を電気的に識
別すべく、前記一対の端子電極の一方と電気的に接続さ
れた機能識別用の外部端子を設けたものである。
に搭載し、搭載されたメモリ同士を電気的に接続する配
線を備え、外部装置との電気的な接続のために前記配線
基板面上に配置された複数の外部端子を備えるメモリ・
モジュールであって、前記メモリ・モジュールの機能の
識別設定を、面実装形の導通手段による接続状態によっ
て変更可能なように、前記配線基板面上に一対の端子電
極を互いに独立した状態で配置し、前記複数の外部端子
の一部に、前記メモリ・モジュールの機能を電気的に識
別すべく、前記一対の端子電極の一方と電気的に接続さ
れた機能識別用の外部端子を設けたものである。
上記した本発明のメモリ・モジュールによれば、メモ
リ・モジュールの識別設定を面実装形の導通手段によっ
て変えることができるので、その識別設定の変更の度に
配線基板等を設計し製造し直す必要がなくなる等、製造
効率の向上を図ることが可能となる。
リ・モジュールの識別設定を面実装形の導通手段によっ
て変えることができるので、その識別設定の変更の度に
配線基板等を設計し製造し直す必要がなくなる等、製造
効率の向上を図ることが可能となる。
〔実施例１〕 第１図は本発明の一実施例である配線基板の主面を示
す平面図、第２図（ａ）〜（ｃ）はアクセスタイムに応
じた導通手段の実装状態を示す配線基板の要部平面図、
第３図（ａ）〜（ｄ）はこの配線基板を構成する各配線
層の平面図、第４図（ａ），（ｂ）は導通手段であるジ
ャンパチップの構造を示す図、第５図はこの配線基板を
用いたメモリ・モジュールの主面を示す平面図である。
す平面図、第２図（ａ）〜（ｃ）はアクセスタイムに応
じた導通手段の実装状態を示す配線基板の要部平面図、
第３図（ａ）〜（ｄ）はこの配線基板を構成する各配線
層の平面図、第４図（ａ），（ｂ）は導通手段であるジ
ャンパチップの構造を示す図、第５図はこの配線基板を
用いたメモリ・モジュールの主面を示す平面図である。
第５図に示す本実施例１のメモリ・モジュール1aは、
例えば、アクセスタイム100nsの256K×36ビットの構成
のダイナミックRAM（DRAM）モジュールである。なお、
アクセスタイムは、例えば、RAS（Row Address Strob
e）信号を基準にした場合である。
例えば、アクセスタイム100nsの256K×36ビットの構成
のダイナミックRAM（DRAM）モジュールである。なお、
アクセスタイムは、例えば、RAS（Row Address Strob
e）信号を基準にした場合である。
メモリ・モジュール1aを構成する配線基板2aの主面に
は、電子部品である大小２種類の半導体メモリ3a,3b
と、これら半導体メモリ3a,3bの下面側に配置され図示
されないが、同じく電子部品であるバイパス・コンデン
サと、面実装形の導通手段であるジャンパチップ４とが
実装されている。
は、電子部品である大小２種類の半導体メモリ3a,3b
と、これら半導体メモリ3a,3bの下面側に配置され図示
されないが、同じく電子部品であるバイパス・コンデン
サと、面実装形の導通手段であるジャンパチップ４とが
実装されている。
また、配線基板2aの長辺の一方には、例えば、72個の
モジュール端子（外部端子）５が配線基板2aの長手方向
に沿って配置されている。なお、各モジュール端子５の
幅は、例えば、1.04mm程度、隣り合うモジュール端子5,
5の間隔は、例えば、1.27mm程度である。
モジュール端子（外部端子）５が配線基板2aの長手方向
に沿って配置されている。なお、各モジュール端子５の
幅は、例えば、1.04mm程度、隣り合うモジュール端子5,
5の間隔は、例えば、1.27mm程度である。
本実施例１においては、上記したモジュール端子５の
うち、例えば、左から69、70番目のモジュール端子5a,5
bは、アクセスタイムを識別するための機能識別用のモ
ジュール端子として構成されている。
うち、例えば、左から69、70番目のモジュール端子5a,5
bは、アクセスタイムを識別するための機能識別用のモ
ジュール端子として構成されている。
上記した大形の半導体メモリ3aは、配線基板2aの長手
方向に、例えば、８個配列して実装されており、これを
構成する、例えば、SOJ（Small Outline J−lead）形の
パッケージの内部には、256K×４ビット構成のDRAMチッ
プ（図示せず）が収容されている。
方向に、例えば、８個配列して実装されており、これを
構成する、例えば、SOJ（Small Outline J−lead）形の
パッケージの内部には、256K×４ビット構成のDRAMチッ
プ（図示せず）が収容されている。
また、小形の半導体メモリ3bは、配線基板2a面の両端
側にそれぞれ２個ずつ実装されており、これを構成す
る、例えば、PLCC（Plastic Leaded Chip Carrier）形
のパッケージの内部には、256×１ビット構成のDRAMチ
ップ（図示せず）が収容されている。
側にそれぞれ２個ずつ実装されており、これを構成す
る、例えば、PLCC（Plastic Leaded Chip Carrier）形
のパッケージの内部には、256×１ビット構成のDRAMチ
ップ（図示せず）が収容されている。
なお、半導体メモリ3a,3aのリード端子間、及び半導
体メモリ3a,3bのリード端子間の間隔は、例えば、0.2mm
程度である。
体メモリ3a,3bのリード端子間の間隔は、例えば、0.2mm
程度である。
図示しないバイパス・コンデンサは、例えば、0.2μ
Ｆのセラミック・コンデンサであり、ノイズ等を防止す
る観点から、半導体メモリ3a,3bの各々の電源電圧
（Vcc）端子とGND端子との間に電気的に接続されてい
る。
Ｆのセラミック・コンデンサであり、ノイズ等を防止す
る観点から、半導体メモリ3a,3bの各々の電源電圧
（Vcc）端子とGND端子との間に電気的に接続されてい
る。
本実施例１に用いられるジャンパチップ４を第４図
（ａ）および（ｂ）に示す。第４図（ｂ）は第４図
（ａ）のＸ−Ｘ′線に沿う断面図である。ジャンパチッ
プ４は、例えばセラミックからなるチップ本体基板６の
両端に、導電性金属（例えばパラジウム銀系厚膜）から
なる第一次電極7cが印刷形成されている。その上に、導
体8a（例えば銀）が印刷形成され、電気的に接続され
る。そして、導体の上には保護ガラス8bが形成されてい
る。更に、前記第一次電極7cの上には、第二次電極7b
（例えばニッル、半田等），外部電極7a（例えば錫−
鉛、半田等）がメッキされている。
（ａ）および（ｂ）に示す。第４図（ｂ）は第４図
（ａ）のＸ−Ｘ′線に沿う断面図である。ジャンパチッ
プ４は、例えばセラミックからなるチップ本体基板６の
両端に、導電性金属（例えばパラジウム銀系厚膜）から
なる第一次電極7cが印刷形成されている。その上に、導
体8a（例えば銀）が印刷形成され、電気的に接続され
る。そして、導体の上には保護ガラス8bが形成されてい
る。更に、前記第一次電極7cの上には、第二次電極7b
（例えばニッル、半田等），外部電極7a（例えば錫−
鉛、半田等）がメッキされている。
上記した配線基板2aは、例えば、ガラスエポキシ樹脂
からなり、第３図（ａ）〜（ｄ）に示すように、例え
ば、４層配線構造となっている。このような多層配線基
板2aの形成は、まずガラスエポキシ樹脂からなる板状部
材の全面に銅箔を圧着した後、エッチング処理により内
層パターン９を形成し、板状部材を積層プレスする。次
に、ドリル、あるいはパンチ加工により多層配線層間を
導通するスルーホール10を形成した後、スルーホールメ
ッキ、表面のパターン形成することにより得られるもの
である。
からなり、第３図（ａ）〜（ｄ）に示すように、例え
ば、４層配線構造となっている。このような多層配線基
板2aの形成は、まずガラスエポキシ樹脂からなる板状部
材の全面に銅箔を圧着した後、エッチング処理により内
層パターン９を形成し、板状部材を積層プレスする。次
に、ドリル、あるいはパンチ加工により多層配線層間を
導通するスルーホール10を形成した後、スルーホールメ
ッキ、表面のパターン形成することにより得られるもの
である。
配線基板2aの主面側（第３図（ａ））と裏面側（第３
図（ｄ））との配線層には、上記のように主に内層パタ
ーン９が形成されている。
図（ｄ））との配線層には、上記のように主に内層パタ
ーン９が形成されている。
また、配線基板2aの内側２層（第３図（ｂ），
（ｃ））のうち、１層は、ノイズ等を防止する観点から
GND配線専用となっており、他の１層は可能な限りVcc配
線に用いられている。
（ｃ））のうち、１層は、ノイズ等を防止する観点から
GND配線専用となっており、他の１層は可能な限りVcc配
線に用いられている。
そして、第１図に示すように、配線基板2aの主面に
は、上記した半導体メモリ3a,3bを実装する複数のラン
ド11aが、各半導体メモリ3a,3bのリード端子に対応する
ように配置されており、また、上記したバイパス・コン
デンサを実装する複数のランド11bが配置されている。
は、上記した半導体メモリ3a,3bを実装する複数のラン
ド11aが、各半導体メモリ3a,3bのリード端子に対応する
ように配置されており、また、上記したバイパス・コン
デンサを実装する複数のランド11bが配置されている。
なお、ランド11aは、上記した内層パターン９（第３
図（ａ），（ｄ））などを介してモジュール端子５と電
気的に接続されている。
図（ａ），（ｄ））などを介してモジュール端子５と電
気的に接続されている。
また、本実施例１においては、配線基板2aの主面右
側、小形の半導体メモリ3bを実装する複数のランド11a
の下方に、互いに独立する一対の端子電極であるランド
12a,12bと、同じく互いに独立する一対の端子電極であ
るランド12c,12dとが配置されている。
側、小形の半導体メモリ3bを実装する複数のランド11a
の下方に、互いに独立する一対の端子電極であるランド
12a,12bと、同じく互いに独立する一対の端子電極であ
るランド12c,12dとが配置されている。
ランド12aとランド12cとは、それぞれ配線13,14を介
してアクセスタイムを識別するための電極であるモジュ
ール端子5a,5bにそれぞれ電気的に接続されている。
してアクセスタイムを識別するための電極であるモジュ
ール端子5a,5bにそれぞれ電気的に接続されている。
また、ランド12bとランド12dとは、スルーホール10を
介してGND電極と電気的に接続されている。
介してGND電極と電気的に接続されている。
なお、配線基板2aの寸法は、25.4×108mm程度であ
る。
る。
ところで、従来、アクセスタイムを識別するには、例
えば、メモリ・モジュールのモジュール端子の所定の２
つをアクセスタイム識別用の端子として、それら端子
が、NC,GND電位の時は85ns、ともにGND電位の時は100n
s、ともにNCの時は120nsというように予め決めておくこ
とにより行っていた。
えば、メモリ・モジュールのモジュール端子の所定の２
つをアクセスタイム識別用の端子として、それら端子
が、NC,GND電位の時は85ns、ともにGND電位の時は100n
s、ともにNCの時は120nsというように予め決めておくこ
とにより行っていた。
したがって、従来は、メモリ・モジュールの回路機能
が同一であっても、アクセスタイムが、例えば、85ns〜
120nsの間で変更される度に、識別用のモジュール端子
部分の配線のみを変えるために、異なる別個の配線基板
を作成しなければならなかった。
が同一であっても、アクセスタイムが、例えば、85ns〜
120nsの間で変更される度に、識別用のモジュール端子
部分の配線のみを変えるために、異なる別個の配線基板
を作成しなければならなかった。
しかし、本実施例１の配線基板2aにおいては、第２図
（ａ）に示すように、ランド12cとランド12dとの間に、
ジャンパチップ４を半田により実装し、これらランド12
c,12d間を導通させることによって、モジュール端子5b
をGND電位とすることができる。
（ａ）に示すように、ランド12cとランド12dとの間に、
ジャンパチップ４を半田により実装し、これらランド12
c,12d間を導通させることによって、モジュール端子5b
をGND電位とすることができる。
したがって、第２図（ａ）によれば、モジュール端子
5a,5bをNC,GND電位にすることができるため、アクセス
タイム85nsのメモリ・モジュールに対応させることがで
きる。
5a,5bをNC,GND電位にすることができるため、アクセス
タイム85nsのメモリ・モジュールに対応させることがで
きる。
また、配線基板2aは、第２図（ｂ）に示すように、ジ
ャンパチップ4,4の実装によって、ランド12a,12b間、及
びランド12c,12d間を導通させ、モジュール端子5a,5bを
ともにGND電位とすることができるため、回路機能とし
てアクセスタイム100nsのメモリ・モジュール1aに対応
させることができる。
ャンパチップ4,4の実装によって、ランド12a,12b間、及
びランド12c,12d間を導通させ、モジュール端子5a,5bを
ともにGND電位とすることができるため、回路機能とし
てアクセスタイム100nsのメモリ・モジュール1aに対応
させることができる。
さらに、配線基板2aは、第２図（ｃ）に示すように、
ジャンパチップ４の実装を行わないことにより、モジュ
ール端子5a,5bともにNCにすることができるため、アク
セスタイム120nsのメモリ・モジュールに対応させるこ
とができる。
ジャンパチップ４の実装を行わないことにより、モジュ
ール端子5a,5bともにNCにすることができるため、アク
セスタイム120nsのメモリ・モジュールに対応させるこ
とができる。
すなわち、本実施例１の配線基板2aは、ジャンパチッ
プを選択的に着脱することによって、同一の配線基板2a
で上記した３種類のアクセスタイムの変更に対応するこ
とができる。
プを選択的に着脱することによって、同一の配線基板2a
で上記した３種類のアクセスタイムの変更に対応するこ
とができる。
このように本実施例によれば、メモリ・モジュール1a
のアクセスタイムが、種々変更された場合であってもジ
ャンパチップ４の選択的な着脱によって、これに対応す
ることができるため、配線基板2aを標準化することがで
きる。
のアクセスタイムが、種々変更された場合であってもジ
ャンパチップ４の選択的な着脱によって、これに対応す
ることができるため、配線基板2aを標準化することがで
きる。
このため、メモリ・モジュール1aの製造時間を大幅に
短縮することができる上、その設計コスト、及び製造コ
スト等を低減させ、メモリ・モジュール1aを安価に提供
することができる。
短縮することができる上、その設計コスト、及び製造コ
スト等を低減させ、メモリ・モジュール1aを安価に提供
することができる。
〔実施例２〕 第６図（ａ），（ｂ）は本発明の他の実施例であるメ
モリ・モジュールの主面と裏面とを示す平面図、第７図
は第６図（ａ），（ｂ）に示したメモリ・モジュールの
側面図である。
モリ・モジュールの主面と裏面とを示す平面図、第７図
は第６図（ａ），（ｂ）に示したメモリ・モジュールの
側面図である。
第６図（ａ），（ｂ）、及び第７図に示す本実施例２
のメモリ・モジュール1bは、例えば、512K×36ビット構
成のDRAMモジュールである。
のメモリ・モジュール1bは、例えば、512K×36ビット構
成のDRAMモジュールである。
メモリ・モジュール1bを構成する配線基板2bの主面
（第６図（ａ））、及び裏面（第６図（ｂ））には、半
導体メモリ3a,3bが実施例１と同様に実装されている。
（第６図（ａ））、及び裏面（第６図（ｂ））には、半
導体メモリ3a,3bが実施例１と同様に実装されている。
なお、このメモリ・モジュール1bにおいては、データ
のアクセスに際しては、一面側の半導体メモリ3a,3bが
作動している間は、他面側の半導体メモリ3a,3bは動作
しないようなっている。
のアクセスに際しては、一面側の半導体メモリ3a,3bが
作動している間は、他面側の半導体メモリ3a,3bは動作
しないようなっている。
したがって、実施例１で説明したバイパス・コンデン
サは、配線基板2bの主面側と裏面側との半導体メモリ3
a,3a、または半導体メモリ3b,3bの間で共有されるよう
になっている。
サは、配線基板2bの主面側と裏面側との半導体メモリ3
a,3a、または半導体メモリ3b,3bの間で共有されるよう
になっている。
ところで、本実施例２においては、モジュール端子５
のうち、例えば、左から69、70番目のモジュール端子5
a,5bを、例えば、半導体メモリ3a,3bの実装方式を識別
するための端子とする。
のうち、例えば、左から69、70番目のモジュール端子5
a,5bを、例えば、半導体メモリ3a,3bの実装方式を識別
するための端子とする。
従来、実装方式を識別するには、実施例１で説明した
アクセスタイムと同様に、例えば、モジュール端子の所
定の２端子を実装方式の識別用端子にして、それら端子
が、NC,GND電位の時は片面実装、ともにGND電位の時は
両面実装というように予め決めておくことにより行って
いた。
アクセスタイムと同様に、例えば、モジュール端子の所
定の２端子を実装方式の識別用端子にして、それら端子
が、NC,GND電位の時は片面実装、ともにGND電位の時は
両面実装というように予め決めておくことにより行って
いた。
したがって、従来は、実装方式が変更される度に、識
別用のモジュール端子部分の配線のみを変えるために、
配線基板を作成しなければならなかった。
別用のモジュール端子部分の配線のみを変えるために、
配線基板を作成しなければならなかった。
しかし、本実施例２の配線基板2bにおいては、実施例
１の第２図（ａ）〜（ｃ）で示したように、配線基板2b
を作成した後からでも、ジャンパチップ４の実装の仕方
によって、モジュール端子5a,5bをNC,GND電位にした
り、ともにGND電位にしたりすることができるため、同
一の配線基板2bで上記した識別される実装方式の変更に
対応することができる。
１の第２図（ａ）〜（ｃ）で示したように、配線基板2b
を作成した後からでも、ジャンパチップ４の実装の仕方
によって、モジュール端子5a,5bをNC,GND電位にした
り、ともにGND電位にしたりすることができるため、同
一の配線基板2bで上記した識別される実装方式の変更に
対応することができる。
このように本実施例２によれば、半導体メモリ3a,3b
の実装方式が、片面実装、両面実装というように変更さ
れても、同一の配線基板2bでそれに対応することができ
る。
の実装方式が、片面実装、両面実装というように変更さ
れても、同一の配線基板2bでそれに対応することができ
る。
〔実施例３〕 第８図は本発明のさらに他の実施例であるメモリ・モ
ジュールの回路構成を示す回路ブロック図、第９図
（ａ）〜（ｃ）は入出力方式に応じた導通手段の実装状
態を示す第８図に示した配線基板の要部平面図である。
ジュールの回路構成を示す回路ブロック図、第９図
（ａ）〜（ｃ）は入出力方式に応じた導通手段の実装状
態を示す第８図に示した配線基板の要部平面図である。
本実施例３においては説明を簡単にするため、第８図
に示すように、例えば、主要素子として４つのDRAM15〜
DRAM18によりメモリ・モジュール1cを説明する。
に示すように、例えば、主要素子として４つのDRAM15〜
DRAM18によりメモリ・モジュール1cを説明する。
各DRAM15〜18の▲▼（Column Address Strob
e）信号端子は、制御信号配線19aを介して配線基板2cに
形成されたモジュール端子5cと電気的に接続されてお
り、外部から▲▼信号が与えられるようになって
いる。
e）信号端子は、制御信号配線19aを介して配線基板2cに
形成されたモジュール端子5cと電気的に接続されてお
り、外部から▲▼信号が与えられるようになって
いる。
また、各DRAM15〜18のRAS（Row Address Strobe）信
号端子は、制御信号配線19bを介してモジュール端子5d
と電気的に接続され、外部から▲▼信号が与えら
れるようになっている。
号端子は、制御信号配線19bを介してモジュール端子5d
と電気的に接続され、外部から▲▼信号が与えら
れるようになっている。
さらに、各DRAM15〜18の▲▼（Write enable）端
子は、制御信号配線19cを介してモジュール端子5eと電
気的に接続され、外部からデータの書き込み、あるいは
読み出しの制御が行われるようになっている。
子は、制御信号配線19cを介してモジュール端子5eと電
気的に接続され、外部からデータの書き込み、あるいは
読み出しの制御が行われるようになっている。
そして、これら▲▼、及び▲▼信号と、
▲▼信号とによってDRAM15〜18のデータのアクセス
が制御されている。
▲▼信号とによってDRAM15〜18のデータのアクセス
が制御されている。
また、各DRAM15〜18のアドレス端子は、アドレス信号
配線20を介してモジュール端子5fと電気的に接続され、
外部からメモリセルのアドレスが指定されるようになっ
ている。なお、アドレス指定に際しては、例えば、マル
チプレクス方式により、行と列のアドレスが所定数の同
一のモジュール端子5fから入力されるようになってい
る。
配線20を介してモジュール端子5fと電気的に接続され、
外部からメモリセルのアドレスが指定されるようになっ
ている。なお、アドレス指定に際しては、例えば、マル
チプレクス方式により、行と列のアドレスが所定数の同
一のモジュール端子5fから入力されるようになってい
る。
本実施例３におけるメモリ・モジュール1cの各DRAM15
〜18は、データ入力端子Dinとデータ出力端子Doutとを
備えている。
〜18は、データ入力端子Dinとデータ出力端子Doutとを
備えている。
データ入力端子Dinは、データ線21を介してモジュー
ル端子5gと電気的に接続され、かつ、配線22を介して実
施例1,2で説明したジャンパチップ４を実装する実装領
域Ａ（第９図参照）のランド12eと電気的に接続されて
いる。
ル端子5gと電気的に接続され、かつ、配線22を介して実
施例1,2で説明したジャンパチップ４を実装する実装領
域Ａ（第９図参照）のランド12eと電気的に接続されて
いる。
また、データ出力端子Doutは、配線23を介してランド
12eと電気的に独立して形成されたランド12fと電気的に
接続されている。
12eと電気的に独立して形成されたランド12fと電気的に
接続されている。
そして、これらランド12e,12fと電気的に独立して実
装領域Ａに形成されたランド12gは、配線24を介してモ
ジュール端子5hと電気的に接続されている。
装領域Ａに形成されたランド12gは、配線24を介してモ
ジュール端子5hと電気的に接続されている。
次に、本実施例３の作用を第８図、及び第９図（ａ）
〜（ｃ）により説明する。
〜（ｃ）により説明する。
第９図（ａ）は、実装領域Ａにおけるランド12e〜12g
に実施例1,2で説明したジャンパチップ４が実装されて
いない状態を示しており、データ出力端子Doutは開放状
態、モジュール端子5hはNCの状態である。
に実施例1,2で説明したジャンパチップ４が実装されて
いない状態を示しており、データ出力端子Doutは開放状
態、モジュール端子5hはNCの状態である。
ここで、第９図（ｂ）に示すように、ランド12f,12g
にジャンパチップ４を実装することによって、これらラ
ンド12f,12g間を導通させると、データ出力端子Doutと
モジュール端子5hとが電気的に接続される。
にジャンパチップ４を実装することによって、これらラ
ンド12f,12g間を導通させると、データ出力端子Doutと
モジュール端子5hとが電気的に接続される。
すなわち、モジュール端子5hはデータ出力用の端子と
なり、また、モジュール端子5gはデータ入力用の端子と
なる。
なり、また、モジュール端子5gはデータ入力用の端子と
なる。
したがって、各DRAM15〜18において、データの入出力
（I/O）方式は、I/Oセパレート方式となる。
（I/O）方式は、I/Oセパレート方式となる。
一方、第９図（ｃ）に示すように、ランド12f,12eに
ジャンパチップ４を実装することによって、これらラン
ド12f,12e間を導通させると、データ入力端子Dinとデー
タ出力端子Doutとが電気的に接続される。
ジャンパチップ４を実装することによって、これらラン
ド12f,12e間を導通させると、データ入力端子Dinとデー
タ出力端子Doutとが電気的に接続される。
すなわち、モジュール端子5gは、I/O共通の電極とな
る。なお、その際、モジュール端子5hはNCとなる。
る。なお、その際、モジュール端子5hはNCとなる。
したがって、各DRAM15〜18において、データのI/O方
式は、I/Oコモン式となる。
式は、I/Oコモン式となる。
このように本実施例３によれば、メモリ・モジュール
1cの各DRAM15〜18のデータ入出力方式が、I/Oコモン方
式やI/Oセパレート方式に変更されても、同一の配線基
板2cでそれに対応することができる。
1cの各DRAM15〜18のデータ入出力方式が、I/Oコモン方
式やI/Oセパレート方式に変更されても、同一の配線基
板2cでそれに対応することができる。
〔実施例４〕 第10図は本発明のさらに他の実施例であるメモリ・モ
ジュールの回路構成を示す回路ブロック図、第11図、及
び第12図はワード・ビット構成に応じた導通手段の実装
状態を示す第10図に示したメモリ・モジュールの回路ブ
ロック図である。
ジュールの回路構成を示す回路ブロック図、第11図、及
び第12図はワード・ビット構成に応じた導通手段の実装
状態を示す第10図に示したメモリ・モジュールの回路ブ
ロック図である。
第10図に示す本実施例４のメモリ・モジュール1dにお
ける各DRAM15〜18は、例えば、各々が1M×１ビット構成
であり、これらDRAM15〜18の選択は、▲▼信号に
より制御されるようになっている。
ける各DRAM15〜18は、例えば、各々が1M×１ビット構成
であり、これらDRAM15〜18の選択は、▲▼信号に
より制御されるようになっている。
本実施例４においては、実装領域Ａに電気的に互いに
独立する端子電極であるランド12h〜12mが配置されてい
る。
独立する端子電極であるランド12h〜12mが配置されてい
る。
各実装領域Ａにおけるランド12hは、配線25を介し
て、DRAM15の▲▼信号端子とモジュール端子5dと
を電気的に接続する制御信号配線19bに電気的に接続さ
れている。
て、DRAM15の▲▼信号端子とモジュール端子5dと
を電気的に接続する制御信号配線19bに電気的に接続さ
れている。
また、各実装領域Ａにおけるランド12iは、各DRAM16
〜18の▲▼信号端子に電気的に接続されている。
〜18の▲▼信号端子に電気的に接続されている。
各実装領域Ａにおけるランド12j、ランド12kは、それ
ぞれモジュール端子5i、モジュール端子5jに電気的に接
続されている。
ぞれモジュール端子5i、モジュール端子5jに電気的に接
続されている。
さらに、各実装領域Ａにおけるランド12lは配線26を
介して、DRAM15のデータ入力端子Din、及びデータ出力
端子Doutとモジュール端子5kとを電気的に接続する配線
27と電気的に接続されている。
介して、DRAM15のデータ入力端子Din、及びデータ出力
端子Doutとモジュール端子5kとを電気的に接続する配線
27と電気的に接続されている。
また、各実装領域Ａにおけるランド12mは、各DRAM16
〜18のデータ入力端子Din、及びデータ出力端子Doutと
電気的に接続されている。
〜18のデータ入力端子Din、及びデータ出力端子Doutと
電気的に接続されている。
ところで、このようなメモリ・モジュール1dを、例え
ば、1M×４ビット構成として用いる場合、第11図に示す
ように、各実装領域Ａにおけるランド12hとランド12iと
をジャンパチップ４により導通させ、各DRAM15〜18の▲
▼信号を共通にする。
ば、1M×４ビット構成として用いる場合、第11図に示す
ように、各実装領域Ａにおけるランド12hとランド12iと
をジャンパチップ４により導通させ、各DRAM15〜18の▲
▼信号を共通にする。
さらに、これとともに、各実装領域Ａにおけるランド
12kとランド12mとをジャンパチップ４により導通させ、
I/O信号が各DRAM15〜18から入出力されるようにする。
12kとランド12mとをジャンパチップ４により導通させ、
I/O信号が各DRAM15〜18から入出力されるようにする。
すなわち、データのアクセスに際して各DRAM15〜18
は、モジュール端子5dから入力された▲▼信号に
同期して同時に動作し、各DRAM15〜18からそれぞれI/O
・０〜I/O・３の４ビットのデータが入出力される。
は、モジュール端子5dから入力された▲▼信号に
同期して同時に動作し、各DRAM15〜18からそれぞれI/O
・０〜I/O・３の４ビットのデータが入出力される。
一方、メモリ・モジュール1dを、例えば、4M×１ビッ
ト構成として用いる場合、第12図に示すように、各実装
領域Ａにおけるランド12iとランド12jとをジャンパチッ
プ４により導通させ、各DRAM15〜18をRAS0〜RAS3信号に
より個別に選択できるようにする。
ト構成として用いる場合、第12図に示すように、各実装
領域Ａにおけるランド12iとランド12jとをジャンパチッ
プ４により導通させ、各DRAM15〜18をRAS0〜RAS3信号に
より個別に選択できるようにする。
さらに、これとともに、各実装領域Ａにおけるランド
12lとランド12mとをジャンパチップ４により導通させ、
各DRAM15〜18のI/O信号がモジュール端子5kのみから入
出力されるようにする。
12lとランド12mとをジャンパチップ４により導通させ、
各DRAM15〜18のI/O信号がモジュール端子5kのみから入
出力されるようにする。
すなわち、データのアクセスに際して、RAS0〜RAS3信
号により、各DRAM15〜18のうち所定のDRAMが選択され、
その選択されたDRAMAからI/Oの１ビットのデータが入出
力される。
号により、各DRAM15〜18のうち所定のDRAMが選択され、
その選択されたDRAMAからI/Oの１ビットのデータが入出
力される。
このように本実施例４によれば、メモリ・モジュール
1dのワード・ビット構成が、例えば、4M×１ビット構
成、あるいは1M×４ビット構成というように変更されて
も、同一の配線基板2dでそれに対応することができる。
1dのワード・ビット構成が、例えば、4M×１ビット構
成、あるいは1M×４ビット構成というように変更されて
も、同一の配線基板2dでそれに対応することができる。
〔実施例５〕 第13図は本発明のさらに他の実施例であるメモリ・モ
ジュールの回路構成を示す回路ブロック図、第14図は欠
陥救済時における導通手段の実装状態を示す第13図に示
したメモリ・モジュールの回路ブロック図である。
ジュールの回路構成を示す回路ブロック図、第14図は欠
陥救済時における導通手段の実装状態を示す第13図に示
したメモリ・モジュールの回路ブロック図である。
第13図に示す本実施例５のメモリ・モジュール1eの配
線基板2eには、配線基板2e上のDRAM15〜18のいずれかに
故障が生じた場合、その故障したDRAMの代替素子を実装
するためのDRAM実装領域Ｂが設けられている。なお、DR
AM実装領域Ｂは、配線基板2eの主面、裏面のどちらかに
設けられていても良い。
線基板2eには、配線基板2e上のDRAM15〜18のいずれかに
故障が生じた場合、その故障したDRAMの代替素子を実装
するためのDRAM実装領域Ｂが設けられている。なお、DR
AM実装領域Ｂは、配線基板2eの主面、裏面のどちらかに
設けられていても良い。
DRAM実装領域Ｂには、▲▼信号用ランド28a、
▲▼信号用ランド28b、▲▼信号用ランド28
c、及びアドレス指定用ランド29、データ入力用ランド3
0a,30bなどが配置されている。
▲▼信号用ランド28b、▲▼信号用ランド28
c、及びアドレス指定用ランド29、データ入力用ランド3
0a,30bなどが配置されている。
上記した▲▼信号用のランド28bは、配線31を
介して各実装領域A1〜A4のランド12p、及びモジュール
端子5dと電気的に接続されている。
介して各実装領域A1〜A4のランド12p、及びモジュール
端子5dと電気的に接続されている。
また、上記したデータ入力用のランド30a、及びデー
タ出力用のランド30bは、配線32を介して各実装領域A1
〜A4のランド12qと電気的に接続されている。
タ出力用のランド30bは、配線32を介して各実装領域A1
〜A4のランド12qと電気的に接続されている。
ところで、本実施例５のメモリ・モジュール1dにおい
て、例えば、DRAM18が故障した場合のメモリ・モジュー
ル1dの欠陥救済技術を第14図により説明すると以下のと
おりである。
て、例えば、DRAM18が故障した場合のメモリ・モジュー
ル1dの欠陥救済技術を第14図により説明すると以下のと
おりである。
すなわち、DRAM実装領域Ｂに正常な回路動作を行う冗
長用DRAM33を実装し、各実装領域A1〜A3におけるランド
12iとランド12p、及びランド12kとランド12mとをジャン
パチップ４により導通させ、かつ、実装領域A4における
ランド12kとランド12qとをジャンパチップ４により導通
させる。
長用DRAM33を実装し、各実装領域A1〜A3におけるランド
12iとランド12p、及びランド12kとランド12mとをジャン
パチップ４により導通させ、かつ、実装領域A4における
ランド12kとランド12qとをジャンパチップ４により導通
させる。
これにより、故障したDRAM18は、メモリ・モジュール
1dの回路系から電気的に独立した状態となり、その代わ
り冗長用DRAM33がメモリ・モジュール1dの回路系に電気
的に接続される。
1dの回路系から電気的に独立した状態となり、その代わ
り冗長用DRAM33がメモリ・モジュール1dの回路系に電気
的に接続される。
このように本実施例５によれば、故障したDRAM18を取
り外すことなく、ジャンパチップ４の実装の仕方によっ
て、故障したDRAM18と冗長用DRAM33とを配線系統上で容
易に交換できる。
り外すことなく、ジャンパチップ４の実装の仕方によっ
て、故障したDRAM18と冗長用DRAM33とを配線系統上で容
易に交換できる。
このため、メモリ・モジュール1dにおけるDRAM15〜18
が高密度に実装されていても信頼性の高い欠陥救済を行
うことができ、欠陥救済によるメモリ・モジュール1dの
歩留り低下を確実に防止することができる。
が高密度に実装されていても信頼性の高い欠陥救済を行
うことができ、欠陥救済によるメモリ・モジュール1dの
歩留り低下を確実に防止することができる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、前記実施例１においては、識別の対象として
アクセスタイムを、また、前記実施例２においては、半
導体メモリの実装方式を説明したが、これに限定される
ものではなく、製品の他の識別においても適用できる。
例えば製品毎に使用電源電圧（3.3Vや5.0V等）が異なる
場合の電源電圧の識別にも適用することが可能である。
また、製品毎にエラー検出方式が異なる場合のエラー検
出方式の識別にも適用することが可能である。そして、
いずれの場合も前記実施例1,2と同様にジャンパチップ
等の着脱の状態によって容易に識別変更することができ
る。
アクセスタイムを、また、前記実施例２においては、半
導体メモリの実装方式を説明したが、これに限定される
ものではなく、製品の他の識別においても適用できる。
例えば製品毎に使用電源電圧（3.3Vや5.0V等）が異なる
場合の電源電圧の識別にも適用することが可能である。
また、製品毎にエラー検出方式が異なる場合のエラー検
出方式の識別にも適用することが可能である。そして、
いずれの場合も前記実施例1,2と同様にジャンパチップ
等の着脱の状態によって容易に識別変更することができ
る。
また、前記実施例１〜５においては、導通手段がジャ
ンパチップであり、このジャンパチップの実装の仕方に
よって、配線経路を選択的に切り換える場合について説
明したが、これに限定されるものではなく、例えば、導
通手段を論理回路が構成された集積回路チップとし、こ
の集積回路チップ内部の論理回路のスイッチング動作に
より、所定ランド間の導通、非導通を選択的に切り換え
るようにしても良い。
ンパチップであり、このジャンパチップの実装の仕方に
よって、配線経路を選択的に切り換える場合について説
明したが、これに限定されるものではなく、例えば、導
通手段を論理回路が構成された集積回路チップとし、こ
の集積回路チップ内部の論理回路のスイッチング動作に
より、所定ランド間の導通、非導通を選択的に切り換え
るようにしても良い。
また、前記実施例１〜５においては、それぞれアクセ
スタイムの識別、実装方式の識別、I/O方式の変換、ワ
ード・ビット構成の変換、冗長構成について説明した
が、これに限定されるものではなく、例えば、配線基板
上のモジュール端子の信号配置（あるいは電源電圧配
置）が標準タイプと若干異なる場合においても適用する
ことができる。
スタイムの識別、実装方式の識別、I/O方式の変換、ワ
ード・ビット構成の変換、冗長構成について説明した
が、これに限定されるものではなく、例えば、配線基板
上のモジュール端子の信号配置（あるいは電源電圧配
置）が標準タイプと若干異なる場合においても適用する
ことができる。
また、前記実施例１〜５においては、配線経路の変換
技術をそれぞれ分けて説明したが、これに限定されるも
のではなく、例えば、実施例１と実施例２とを組み合わ
せたり、実施例３と実施例４とを組み合わせたり、ある
いは実施例１〜５を同一の配線基板上で実現したりする
こともできる。
技術をそれぞれ分けて説明したが、これに限定されるも
のではなく、例えば、実施例１と実施例２とを組み合わ
せたり、実施例３と実施例４とを組み合わせたり、ある
いは実施例１〜５を同一の配線基板上で実現したりする
こともできる。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、下記のとおり
である。
よって得られる効果を簡単に説明すれば、下記のとおり
である。
すなわち、本発明のメモリ・モジュールによれば、メ
モリ・モジュールの識別設定を面実装形の導通手段によ
って変えることがっできるので、その識別設定の変更の
度に配線基板等を設計し製造し直す必要がなくなる等、
製造効率の向上を図ることが可能となる。すなわち、そ
の識別設定の変更に柔軟に対応することができるので、
金銭、時間および労力の無駄を大幅に低減することが可
能となる。したがって、メモリ・モジュールの製造時間
を大幅に短縮することができる。また、メモリ・モジュ
ールのコストを大幅に低減することが可能となる。
モリ・モジュールの識別設定を面実装形の導通手段によ
って変えることがっできるので、その識別設定の変更の
度に配線基板等を設計し製造し直す必要がなくなる等、
製造効率の向上を図ることが可能となる。すなわち、そ
の識別設定の変更に柔軟に対応することができるので、
金銭、時間および労力の無駄を大幅に低減することが可
能となる。したがって、メモリ・モジュールの製造時間
を大幅に短縮することができる。また、メモリ・モジュ
ールのコストを大幅に低減することが可能となる。
第１図は本発明の一実施例である配線基板の主面を示す
平面図、 第２図（ａ）〜（ｃ）はアクセスタイムに応じた導通手
段の実装状態を示す配線基板の要部平面図、 第３図（ａ）〜（ｄ）はこの配線基板を構成する各配線
層の平面図、 第４図（ａ）は導通手段であるジャンパチップの構造を
示す平面図、 第４図（ｂ）は第４図（ａ）のＸ−Ｘ′線に沿う断面
図、 第５図はこの配線基板を用いたメモリ・モジュールの主
面を示す平面図、 第６図（ａ），（ｂ）は本発明の他の実施例であるメモ
リ・モジュールの主面と裏面とを示す平面図、 第７図は第６図（ａ），（ｂ）に示したメモリ・モジュ
ールの側面図、 第８図は本発明のさらに他の実施例であるメモリ・モジ
ュールの回路構成を示す回路ブロック図、 第９図（ａ）〜（ｃ）は入出力方式に応じた導通手段の
実装状態を示す第８図に示した配線基板の要部平面図、 第10図は本発明のさらに他の実施例であるメモリ・モジ
ュールの回路構成を示す回路ブロック図、 第11図及び第12図はワード・ビット構成に応じた導通手
段の実装状態を示す第10図に示したメモリ・モジュール
の回路ブロック図、 第13図は本発明のさらに他の実施例であるメモリ・モジ
ュールの回路構成を示す回路ブロック図、 第14図は欠陥救済時における導通手段の実装状態を示す
第13図に示したメモリ・モジュールの回路ブロック図で
ある。 1a〜1e……メモリ・モジュール、2a〜2e……配線基板、
3a,3b……半導体メモリ、４……ジャンパチップ（導通
手段）、５〜5k……モジュール端子、６……チップ本
体、7a,7b……チップ電極、８……導体、９……内層パ
ターン、10……スルーホール、11a,11b……ランド、12a
〜12n,12P,12q……ランド（端子電極）、13,14,21〜27,
31,32……配線、15〜18……DRAM、19a〜19c……制御信
号配線、20……アドレス信号配線、28a……▲▼
信号用ランド、28b……▲▼信号用ランド、28c…
…▲▼信号用ランド、29……アドレス指定用ラン
ド、30a……データ入力用ランド、30b……データ出力用
ランド、33……冗長用DRAM。
平面図、 第２図（ａ）〜（ｃ）はアクセスタイムに応じた導通手
段の実装状態を示す配線基板の要部平面図、 第３図（ａ）〜（ｄ）はこの配線基板を構成する各配線
層の平面図、 第４図（ａ）は導通手段であるジャンパチップの構造を
示す平面図、 第４図（ｂ）は第４図（ａ）のＸ−Ｘ′線に沿う断面
図、 第５図はこの配線基板を用いたメモリ・モジュールの主
面を示す平面図、 第６図（ａ），（ｂ）は本発明の他の実施例であるメモ
リ・モジュールの主面と裏面とを示す平面図、 第７図は第６図（ａ），（ｂ）に示したメモリ・モジュ
ールの側面図、 第８図は本発明のさらに他の実施例であるメモリ・モジ
ュールの回路構成を示す回路ブロック図、 第９図（ａ）〜（ｃ）は入出力方式に応じた導通手段の
実装状態を示す第８図に示した配線基板の要部平面図、 第10図は本発明のさらに他の実施例であるメモリ・モジ
ュールの回路構成を示す回路ブロック図、 第11図及び第12図はワード・ビット構成に応じた導通手
段の実装状態を示す第10図に示したメモリ・モジュール
の回路ブロック図、 第13図は本発明のさらに他の実施例であるメモリ・モジ
ュールの回路構成を示す回路ブロック図、 第14図は欠陥救済時における導通手段の実装状態を示す
第13図に示したメモリ・モジュールの回路ブロック図で
ある。 1a〜1e……メモリ・モジュール、2a〜2e……配線基板、
3a,3b……半導体メモリ、４……ジャンパチップ（導通
手段）、５〜5k……モジュール端子、６……チップ本
体、7a,7b……チップ電極、８……導体、９……内層パ
ターン、10……スルーホール、11a,11b……ランド、12a
〜12n,12P,12q……ランド（端子電極）、13,14,21〜27,
31,32……配線、15〜18……DRAM、19a〜19c……制御信
号配線、20……アドレス信号配線、28a……▲▼
信号用ランド、28b……▲▼信号用ランド、28c…
…▲▼信号用ランド、29……アドレス指定用ラン
ド、30a……データ入力用ランド、30b……データ出力用
ランド、33……冗長用DRAM。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 修 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭55−71053（ＪＰ，Ａ) 実開 平１−78066（ＪＰ，Ｕ) 実開 昭63−73968（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】少なくとも２以上のメモリを配線基板面上
に搭載し、搭載されたメモリ同士を電気的に接続する配
線を備え、外部装置との電気的な接続のために前記配線
基板面上に配置された複数の外部端子を備えるメモリ・
モジュールであって、前記メモリ・モジュールの機能の
識別設定を、面実装形の導通手段による接続状態によっ
て変更可能なように、前記配線基板面上に一対の端子電
極を互いに独立した状態で配置し、前記複数の外部端子
の一部に、前記メモリ・モジュールの機能を電気的に識
別すべく、前記一対の端子電極の一方と電気的に接続さ
れた機能識別用の外部端子設けたことを特徴とするメモ
リ・モジュール。 - 【請求項２】少なくとも２以上のメモリを配線基板面上
に搭載し、搭載されたメモリ同士を電気的に接続する配
線を備え、外部装置との電気的な接続のために前記配線
基板面上に配置された複数の外部端子を備えるメモリ・
モジュールであって、前記配線基板面上に互いに独立し
た状態で配置された一対の端子電極を設け、その間にメ
モリ・モジュールの機能の識別設定を変更可能な論理回
路を有する集積回路チップからなる面実装形の導通手段
を配置し、前記複数の外部端子の一部に、前記メモリ・
モジュールの機能を電気的に識別すべく、前記一対の端
子電極の一方と電気的に接続された機能識別用の外部端
子を設けたことを特徴とするメモリ・モジュール。 - 【請求項３】少なくとも２以上のメモリを配線基板面上
に搭載し、搭載されたメモリ同士を電気的に接続する配
線を備え、外部装置との電気的な接続のために前記配線
基板面上に配置された複数の外部端子を備えるメモリ・
モジュールであって、前記メモリ・モジュールのアクセ
スグレードの識別設定を、面実装形の導通手段による接
続状態によって変更可能なように、前記配線基板面上に
一対の端子電極を互いに独立した状態で配置するととも
に、前記複数の外部端子の一部に、前記メモリ・モジュ
ールのアクセスグレードを電気的に識別すべく、前記一
対の端子電極の一方と電気的に接続された機能識別用の
外部端子を設けたことを特徴とするメモリ・モジュー
ル。 - 【請求項４】少なくとも２以上のメモリを配線基板面上
に搭載し、搭載されたメモリ同士を電気的に接続する配
線を備え、外部装置との電気的な接続のために前記配線
基板面上に配置された複数の外部端子を備えるメモリ・
モジュールであって、前記メモリ・モジュールが片面実
装か両面実装かについての実装方式の識別設定を、面実
装形の導通手段による接続状態によって変更可能なよう
に、前記配線基板面上に一対の端子電極を互いに独立し
た状態で配置するとともに、前記複数の外部端子の一部
に、前記実装方式を電気的に識別すべく、前記一対の端
子電極の一方と電気的に接続された機能識別用の外部端
子を設けたことを特徴とするメモリ・モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328648A JP2650742B2 (ja) | 1988-12-26 | 1988-12-26 | メモリ・モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328648A JP2650742B2 (ja) | 1988-12-26 | 1988-12-26 | メモリ・モジュール |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012574A Division JP2736053B2 (ja) | 1997-01-27 | 1997-01-27 | メモリ・モジュール |
| JP9012572A Division JP2736051B2 (ja) | 1997-01-27 | 1997-01-27 | メモリ・モジュール |
| JP9012573A Division JP2736052B2 (ja) | 1997-01-27 | 1997-01-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02174185A JPH02174185A (ja) | 1990-07-05 |
| JP2650742B2 true JP2650742B2 (ja) | 1997-09-03 |
Family
ID=18212613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328648A Expired - Lifetime JP2650742B2 (ja) | 1988-12-26 | 1988-12-26 | メモリ・モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650742B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110933838A (zh) * | 2019-12-05 | 2020-03-27 | 捷开通讯(深圳)有限公司 | 射频电路及其线路版图结构 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816934B2 (en) | 2007-10-16 | 2010-10-19 | Micron Technology, Inc. | Reconfigurable connections for stacked semiconductor devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571053A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Circuit device |
| JPS6373968U (ja) * | 1986-10-31 | 1988-05-17 | ||
| JPH0178066U (ja) * | 1987-11-13 | 1989-05-25 |
-
1988
- 1988-12-26 JP JP63328648A patent/JP2650742B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110933838A (zh) * | 2019-12-05 | 2020-03-27 | 捷开通讯(深圳)有限公司 | 射频电路及其线路版图结构 |
| CN110933838B (zh) * | 2019-12-05 | 2021-01-05 | 捷开通讯(深圳)有限公司 | 射频电路及其线路版图结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02174185A (ja) | 1990-07-05 |
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| Date | Code | Title | Description |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| EXPY | Cancellation because of completion of term | ||
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