JP2736053B2 - メモリ・モジュール - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線基板およびこ
れを用いた半導体装置技術に関し、例えばメモリ・モジ
ュールに適用して有効な技術に関するものである。

【０００２】

【従来の技術】メモリ・モジュール等のような半導体装
置を製造する場合は、それを構成する配線基板を、その
モジュールの用途や目的に応じて個別に作成するのが一
般的であった。

【０００３】なお、配線基板上に電子部品を実装してな
るモジュールについては、例えば、特開昭６２−１９５
１５９号公報に記載があり、この公報には、配線基板に
接合されたモジュール端子の接合強度を向上させる技術
について説明されている。

【０００４】

【発明が解決しようとする課題】ところで、メモリ・モ
ジュールにおいては、配線基板上の所定のメモリが故障
した場合、その故障したメモリを取り外し、その取り外
した位置に新しいメモリを実装している。

【０００５】しかし、このようなメモリ・モジュールの
欠陥救済技術においては以下のような問題点があること
を本発明者は見出した。

【０００６】すなわち、近年は、配線基板上に搭載され
るメモリの実装密度が向上し、メモリ間の間隔が非常に
狭くなっているため、故障したメモリの取り外しに際し
て配線及び配線基板に損傷を与える場合が生じる結果、
欠陥救済が困難であるとともに、メモリ・モジュールの
信頼性および歩留まりの低下を招くという問題がある。

【０００７】本発明の目的は、メモリ・モジュールの欠
陥救済技術を向上させることのできる技術を提供するこ
とにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】本発明のメモリ・モジュールは、少なくと
も２以上のメモリを配線基板面上に搭載し、搭載された
メモリ同志を電気的に接続する配線を備え、外部装置と
の電気的な接続のために前記配線基板面上に配置された
複数の外部端子を備えるメモリ・モジュールであって、
前記少なくとも２以上のメモリのうちの故障したメモリ
を、面実装形の導通手段によって正常に動作する冗長用
のメモリに交換することが可能なように、前記配線基板
面上に端子電極を設けたものである。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものには同一の
符号を付し、その繰り返しの説明は省略する）。

【００１２】（実施の形態１）図１は本発明の一実施の
形態である配線基板の主面を示す平面図、図２（ａ）〜
（ｃ）はアクセスタイムに応じた導通手段の実装状態を
示す配線基板の要部平面図、図３（ａ）〜（ｄ）はこの
配線基板を構成する各配線層の平面図、図４（ａ),
（ｂ）は導通手段であるジャンパチップの構造を示す
図、図５はこの配線基板を用いたメモリ・モジュールの
主面を示す平面図である。

【００１３】図５に示す本実施の形態１のメモリ・モジ
ュール１ａは、例えば、アクセスタイム１００ｎｓの２
５６Ｋ×３６ビット構成のダイナミックＲＡＭ（ＤＲＡ
Ｍ）モジュールである。なお、アクセスタイムは、例え
ば、ＲＡＳ（Row Address Strobe) 信号を基準にした場
合である。

【００１４】メモリ・モジュール１ａを構成する配線基
板２ａの主面には、電子部品である大小２種類の半導体
メモリ３ａ，３ｂと、これら半導体メモリ３ａ，３ｂの
下面側に配置され図示されないが、同じく電子部品であ
るバイパス・コンデンサと、導通手段であるジャンパチ
ップ４とが実装されている。

【００１５】また、配線基板２ａの長辺の一方には、例
えば、７２個のモジュール端子（外部端子）５が配線基
板２ａの長手方向に沿って配置されている。なお、各モ
ジュール端子５の幅は、例えば、1.０４ｍｍ程度、隣り
合うモジュール端子５，５の間隔は、例えば、1.２７ｍ
ｍ程度である。

【００１６】本実施の形態１においては、上記したモジ
ュール端子５のうち、例えば、左から６９、７０番目の
モジュール端子５ａ，５ｂは、アクセスタイムを識別す
るための機能識別用のモジュール端子として構成されて
いる。

【００１７】上記した大形の半導体メモリ３ａは、配線
基板２ａの長手方向に、例えば、８個配列して実装され
ており、これを構成する、例えば、ＳＯＪ（Small Outl
ineJ-lead) 形のパッケージの内部には、２５６Ｋ×４
ビット構成のＤＲＡＭチップ（図示せず）が収容されて
いる。

【００１８】また、小形の半導体メモリ３ｂは、配線基
板２ａ面の両端側にそれぞれ２個ずつ実装されており、
これを構成する、例えば、ＰＬＣＣ(Plastic Leaded Ch
ip Carrier) 形のパッケージの内部には、２５６×１ビ
ット構成のＤＲＡＭチップ（図示せず）が収容されてい
る。

【００１９】なお、半導体メモリ３ａ，３ａのリード端
子間、及び半導体メモリ３ａ，３ｂのリード端子間の間
隔は、例えば、0.２ｍｍ程度である。

【００２０】図示しないバイパス・コンデンサは、例え
ば、0.２μＦのセラミック・コンデンサであり、ノイズ
等を防止する観点から、半導体メモリ３ａ，３ｂの各々
の電源電圧（Ｖcc）端子とＧＮＤ端子との間に電気的に
接続されている。

【００２１】本実施の形態１に用いられるジャンパチッ
プ４を図４（ａ）および（ｂ）に示す。図４（ｂ）は図
４（ａ）のＸ−Ｘ’線に沿う断面図である。ジャンパチ
ップ４は、例えばセラミックからなるチップ本体基板６
の両端に、導電性金属（例えばパラジウム銀系厚膜）か
らなる第一次電極７ｃが印刷形成されている。その上
に、導体８ａ（例えば銀）が印刷形成され、電気的に接
続される。そして、導体の上には保護ガラス８ｂが形成
されている。更に、前記第一次電極７ｃの上には、第二
次電極７ｂ（例えばニッケル、半田等），外部電極７ａ
（例えば錫−鉛、半田等）がメッキされている。

【００２２】上記した配線基板２ａは、例えば、ガラス
エポキシ樹脂からなり、第３図（ａ）〜（ｄ）に示すよ
うに、例えば、４層配線構造となっている。このような
多層配線基板２ａの形成は、まずガラスエポキシ樹脂か
らなる板状部材の全面に銅箔を圧着した後、エッチング
処理により内層パターン９を形成し、板状部材を積層プ
レスする。次に、ドリル、あるいはパンチ加工により多
層配線層間を導通するスルーホール１０を形成した後、
スルーホールメッキ、表面のパターン形成することによ
り得られるものである。

【００２３】配線基板２ａの主面側（図３（ａ））と裏
面側（図３（ｄ））との配線層には、上記のように主に
内層パターン９が形成されている。

【００２４】また、配線基板２ａの内側２層（図３
（ｂ),（ｃ））のうち、１層は、ノイズ等を防止する観
点からＧＮＤ配線専用となっており、他の１層は可能な
限りＶcc配線に用いられている。

【００２５】そして、図１に示すように、配線基板２ａ
の主面には、上記した半導体メモリ３ａ，３ｂを実装す
る複数のランド１１ａが、各半導体メモリ３ａ，３ｂの
リード端子に対応するように配置されており、また、上
記したバイパス・コンデンサを実装する複数のランド１
１ｂが配置されている。なお、ランド１１ａは、上記し
た内層パターン９（図３（ａ),（ｄ））などを介してモ
ジュール端子５と電気的に接続されている。

【００２６】また、本実施の形態１においては、配線基
板２ａの主面右側、小形の半導体メモリ３ｂを実装する
複数のランド１１ａの下方に、互いに独立するランド１
２ａ，１２ｂと、同じく互いに独立するランド１２ｃ，
１２ｄとが配置されている。

【００２７】ランド１２ａとランド１２ｃとは、それぞ
れ配線１３，１４を介してアクセスタイムを識別するた
めの電極であるモジュール端子５ａ，５ｂにそれぞれ電
気的に接続されている。また、ランド１２ｂとランド１
２ｄとは、スルーホール１０を介してＧＮＤ電極と電気
的に接続されている。なお、配線基板２ａの寸法は、２
5.４×１０８ｍｍ程度である。

【００２８】ところで、従来、アクセスタイムを識別す
るには、例えば、メモリ・モジュールのモジュール端子
の所定の２つをアクセスタイム識別用の端子として、そ
れら端子が、ＮＣ，ＧＮＤ電位の時は８５ｎｓ、ともに
ＧＮＤ電位の時は１００ｎｓ、ともにＮＣの時は１２０
ｎｓというように予め決めておくことにより行ってい
た。

【００２９】したがって、従来は、メモリ・モジュール
の回路機能が同一であっても、アクセスタイムが、例え
ば、８５ｎｓ〜１２０ｎｓの間で変更される度に、識別
用のモジュール端子部分の配線のみを変えるために、異
なる別個の配線基板を作成しなければならなかった。

【００３０】しかし、本実施の形態１の配線基板２ａに
おいては、図２（ａ）に示すように、ランド１２ｃとラ
ンド１２ｄとの間に、ジャンパチップ４を半田により実
装し、これらランド１２ｃ，１２ｄ間を導通させること
によって、モジュール端子５ｂをＧＮＤ電位とすること
ができる。

【００３１】したがって、図２（ａ）によれば、モジュ
ール端子５ａ，５ｂをＮＣ，ＧＮＤ電位にすることがで
きるため、アクセスタイム８５ｎｓのメモリ・モジュー
ルに対応させることができる。

【００３２】また、配線基板２ａは、図２（ｂ）に示す
ように、ジャンパチップ４，４の実装によって、ランド
１２ａ，１２ｂ間、及びランド１２ｃ，１２ｄ間を導通
させ、モジュール端子５ａ，５ｂをともにＧＮＤ電位と
することができるため、回路機能としてアクセスタイム
１００ｎｓのメモリ・モジュール１ａに対応させること
ができる。

【００３３】さらに、配線基板２ａは、図２（ｃ）に示
すように、ジャンパチップ４の実装を行わないことによ
り、モジュール端子５ａ，５ｂともにＮＣにすることが
できるため、アクセスタイム１２０ｎｓのメモリ・モジ
ュールに対応させることができる。

【００３４】すなわち、本実施の形態１の配線基板２ａ
は、ジャンパチップを選択的に着脱することによって、
同一の配線基板２ａで上記した３種類のアクセスタイム
の変更に対応することができる。

【００３５】このように本実施の形態によれば、メモリ
・モジュール１ａのアクセスタイムが、種々変更された
場合であってもジャンパチップ４の選択的な着脱によっ
て、これに対応することができるため、配線基板２ａを
標準化することができる。

【００３６】このため、メモリ・モジュール１ａの製造
時間を大幅に短縮することができる上、その設計コス
ト、及び製造コスト等を低減させ、メモリ・モジュール
１ａを安価に提供することができる。

【００３７】（実施の形態２）図６（ａ),（ｂ）は本発
明の他の実施の形態であるメモリ・モジュールの主面と
裏面とを示す平面図、図７は図６（ａ),（ｂ）に示した
メモリ・モジュールの側面図である。

【００３８】図６（ａ),（ｂ）、及び図７に示す本実施
の形態２のメモリ・モジュール１ｂは、例えば、５１２
Ｋ×３６ビット構成のＤＲＡＭモジュールである。

【００３９】メモリ・モジュール１ｂを構成する配線基
板２ｂの主面（図６（ａ））、及び裏面（図６（ｂ））
には、半導体メモリ３ａ，３ｂが実施の形態１と同様に
実装されている。

【００４０】なお、このメモリ・モジュール１ｂにおい
ては、データのアクセスに際して、一面側の半導体メモ
リ３ａ，３ｂが動作している間、他面側の半導体メモリ
３ａ，３ｂは動作しないようなっている。

【００４１】したがって、実施の形態１で説明したバイ
パス・コンデンサは、配線基板２ｂの主面側と裏面側と
の半導体メモリ３ａ，３ａ、または半導体メモリ３ｂ，
３ｂの間で共有されるようになっている。

【００４２】ところで、本実施の形態２においては、モ
ジュール端子５のうち、例えば、左から６９、７０番目
のモジュール端子５ａ，５ｂを、例えば、半導体メモリ
３ａ，３ｂの実装方式を識別するための端子とする。

【００４３】従来、実装方式を識別するには、実施の形
態１で説明したアクセスタイムと同様に、例えば、モジ
ュール端子の所定の２端子を実装方式の識別用端子にし
て、それら端子が、ＮＣ，ＧＮＤ電位の時は片面実装、
ともにＧＮＤ電位の時は両面実装というように予め決め
ておくことにより行っていた。

【００４４】したがって、従来は、実装方式が変更され
る度に、識別用のモジュール端子部分の配線を変えるだ
けのために初めから配線基板を作成しなければならなか
った。

【００４５】しかし、本実施の形態２の配線基板２ｂに
おいては、実施の形態１の第２図（ａ）〜（ｃ）で示し
たように、配線基板２ｂを作成した後からでも、ジャン
パチップ４の実装の仕方によって、モジュール端子５
ａ，５ｂをＮＣ，ＧＮＤ電位にしたり、ともにＧＮＤ電
位にしたりすることができるため、同一の配線基板２ｂ
で上記した識別される実装方式の変更に対応することが
できる。

【００４６】このように本実施の形態２によれば、半導
体メモリ３ａ，３ｂの実装方式が、片面実装または両面
実装というように変更されても、同一の配線基板２ｂで
それに対応することができる。

【００４７】（実施の形態３）図８は本発明のさらに他
の実施の形態であるメモリ・モジュールの回路構成を示
す回路ブロック図、図９（ａ）〜（ｃ）は入出力方式に
応じた導通手段の実装状態を示す図８に示した配線基板
の要部平面図である。

【００４８】本実施の形態３においては説明を簡単にす
るため、図８に示すように、例えば、主要素子として４
つのＤＲＡＭ１５〜ＤＲＡＭ１８によりメモリ・モジュ
ール１ｃを説明する。

【００４９】各ＤＲＡＭ１５〜１８のＣＡＳ（Column A
ddress Strobe)信号端子は、制御信号配線１９ａを介し
て配線基板２ｃに形成されたモジュール端子５ｃと電気
的に接続されており、外部からＣＡＳ信号が与えられる
ようになっている。

【００５０】また、各ＤＲＡＭ１５〜１８のＲＡＳ（Ro
w Address Strobe) 信号端子は、制御信号配線１９ｂを
介してモジュール端子５ｄと電気的に接続され、外部か
らＲＡＳ信号が与えられるようになっている。

【００５１】さらに、各ＤＲＡＭ１５〜１８のＷＥ(Wri
te enable)端子は、制御信号配線１９ｃを介してモジュ
ール端子５ｅと電気的に接続され、外部からデータの書
き込み、あるいは読み出しの制御が行われるようになっ
ている。

【００５２】そして、これらＲＡＳ、及びＣＡＳ信号
と、ＷＥ信号とによってＤＲＡＭ１５〜１８のデータの
アクセスが制御されている。

【００５３】また、各ＤＲＡＭ１５〜１８のアドレス端
子は、アドレス信号配線２０を介してモジュール端子５
ｆと電気的に接続され、外部からメモリセルのアドレス
が指定されるようになっている。なお、アドレス指定に
際しては、例えば、マルチプレクス方式により、行と列
のアドレスが所定数の同一のモジュール端子５ｆから入
力されるようになっている。

【００５４】本実施の形態３におけるメモリ・モジュー
ル１ｃの各ＤＲＡＭ１５〜１８は、データ入力端子Ｄin
とデータ出力端子Ｄout とを備えている。

【００５５】データ入力端子Ｄinは、データ線２１を介
してモジュール端子５ｇと電気的に接続され、かつ、配
線２２を介して実施の形態１，２で説明したジャンパチ
ップ４を実装する実装領域Ａ（第９図参照）のランド１
２ｅと電気的に接続されている。

【００５６】また、データ出力端子Ｄout は、配線２３
を介してランド１２ｅと電気的に独立して形成されたラ
ンド１２ｆと電気的に接続されている。

【００５７】そして、これらランド１２ｅ，１２ｆと電
気的に独立して実装領域Ａに形成されたランド１２ｇ
は、配線２４を介してモジュール端子５ｈと電気的に接
続されている。

【００５８】次に、本実施の形態３の作用を図８、及び
図９（ａ）〜（ｃ）により説明する。

【００５９】図９は、実装領域Ａにおけるランド１２ｅ
〜１２ｇに実施の形態１，２で説明したジャンパチップ
４が実装されていない状態を示しており、データ出力端
子Ｄout は開放状態、モジュール端子５ｈはＮＣの状態
である。

【００６０】ここで、図９（ｂ）に示すように、ランド
１２ｆ，１２ｇにジャンパチップ４を実装することによ
って、これらランド１２ｆ，１２ｇ間を導通させると、
データ出力端子Ｄout とモジュール端子５ｈとが電気的
に接続される。

【００６１】すなわち、モジュール端子５ｈはデータ出
力用の端子となり、また、モジュール端子５ｇはデータ
入力用の端子となる。したがって、各ＤＲＡＭ１５〜１
８において、データの入出力（Ｉ／Ｏ）方式は、Ｉ／Ｏ
セパレート方式となる。

【００６２】一方、図９（ｃ）に示すように、ランド１
２ｆ，１２ｅにジャンパチップ４を実装することによっ
て、これらランド１２ｆ，１２ｅ間を導通させると、デ
ータ入力端子Ｄinとデータ出力端子Ｄout とが電気的に
接続される。

【００６３】すなわち、モジュール端子５ｇは、Ｉ／Ｏ
共通の電極となる。なお、その際、モジュール端子５ｈ
はＮＣとなる。したがって、各ＤＲＡＭ１５〜１８にお
いて、データのＩ／Ｏ方式は、Ｉ／Ｏコモン方式とな
る。

【００６４】このように本実施の形態３によれば、メモ
リ・モジュール１ｃの各ＤＲＡＭ１５〜１８のデータＩ
/ Ｏ方式が、Ｉ／Ｏコモン方式やＩ／Ｏセパレート方式
に変更されても、同一の配線基板２ｃでそれに対応する
ことができる。

【００６５】（実施の形態４）図１０は本発明のさらに
他の実施の形態であるメモリ・モジュールの回路構成を
示す回路ブロック図、図１１、及び図１２はワード・ビ
ット構成に応じた導通手段の実装状態を示す図１０に示
したメモリ・モジュールの回路ブロック図である。

【００６６】図１０に示す本実施の形態４のメモリ・モ
ジュール１ｄにおける各ＤＲＡＭ１５〜１８は、例え
ば、各々が１Ｍ×１ビット構成であり、これらＤＲＡＭ
１５〜１８の選択は、ＲＡＳ信号により制御されるよう
になっている。

【００６７】本実施の形態４においては、実装領域Ａに
電気的に互いに独立するランド１２ｈ〜１２ｍが配置さ
れている。各実装領域Ａにおけるランド１２ｈは、配線
２５を介して、ＤＲＡＭ１５のＲＡＳ信号端子とモジュ
ール端子５ｄとを電気的に接続する制御信号配線１９ｂ
に電気的に接続されている。

【００６８】また、各実装領域Ａにおけるランド１２ｉ
は、各ＤＲＡＭ１６〜１８のＲＡＳ信号端子に電気的に
接続されている。各実装領域Ａにおけるランド１２ｊ、
ランド１２ｋは、それぞれモジュール端子５ｉ、モジュ
ール端子５ｊに電気的に接続されている。

【００６９】さらに、各実装領域Ａにおけるランド１２
ｌは、配線２６を介して、ＤＲＡＭ１５のデータ入力端
子Ｄin、及びデータ出力端子Ｄout とモジュール端子５
ｋとを電気的に接続する配線２７と電気的に接続されて
いる。

【００７０】また、各実装領域Ａにおけるランド１２ｍ
は、各ＤＲＡＭ１６〜１８のデータ入力端子Ｄin、及び
データ出力端子Ｄout と電気的に接続されている。

【００７１】ところで、このようなメモリ・モジュール
１ｄを、例えば、１Ｍ×４ビット構成として用いる場
合、図１１に示すように、各実装領域Ａにおけるランド
１２ｈとランド１２ｉとをジャンパチップ４により導通
させ、各ＤＲＡＭ１５〜１８のＲＡＳ信号を共通にす
る。

【００７２】さらに、これとともに、各実装領域Ａにお
けるランド１２ｋとランド１２ｍとをジャンパチップ４
により導通させ、Ｉ／Ｏ信号が各ＤＲＡＭ１５〜１８か
ら入出力されるようにする。

【００７３】すなわち、データのアクセスに際して各Ｄ
ＲＡＭ１５〜１８は、モジュール端子５ｄから入力され
たＲＡＳ信号に同期して同時に動作し、各ＤＲＡＭ１５
〜１８からそれぞれＩ／Ｏ・０〜Ｉ／Ｏ・３の４ビット
のデータが入出力される。

【００７４】一方、メモリ・モジュール１ｄを、例え
ば、４Ｍ×１ビット構成として用いる場合、図１２に示
すように、各実装領域Ａにおけるランド１２ｉとランド
１２ｊとをジャンパチップ４により導通させ、各ＤＲＡ
Ｍ１５〜１８をＲＡＳ０〜ＲＡＳ３信号により個別に選
択できるようにする。

【００７５】さらに、これとともに、各実装領域Ａにお
けるランド１２ｌとランド１２ｍとをジャンパチップ４
により導通させ、各ＤＲＡＭ１５〜１８のＩ／Ｏ信号が
モジュール端子５ｋのみから入出力されるようにする。

【００７６】すなわち、データのアクセスに際して、Ｒ
ＡＳ０〜ＲＡＳ３信号により、各ＤＲＡＭ１５〜１８の
うち所定のＤＲＡＭが選択され、その選択されたＤＲＡ
ＭからＩ／Ｏの１ビットのデータが入出力される。

【００７７】このように本実施の形態４によれば、メモ
リ・モジュール１ｄのワード・ビット構成が、例えば、
４Ｍ×１ビット構成、あるいは１Ｍ×４ビット構成とい
うように変更されても、同一の配線基板２ｄでそれに対
応することができる。

【００７８】（実施の形態５）図１３は本発明のさらに
他の実施の形態であるメモリ・モジュールの回路構成を
示す回路ブロック図、図１４は欠陥救済時における導通
手段の実装状態を示す図１３に示したメモリ・モジュー
ルの回路ブロック図である。

【００７９】図１３に示す本実施の形態５のメモリ・モ
ジュール１ｅの配線基板２ｅには、配線基板２ｅ上のＤ
ＲＡＭ１５〜１８のいずれかに故障が生じた場合、その
故障したＤＲＡＭの代替素子を実装するためのＤＲＡＭ
実装領域Ｂが設けられている。なお、ＤＲＡＭ実装領域
Ｂは、配線基板２ｅの主面、裏面のどちらに設けられて
いても良い。

【００８０】ＤＲＡＭ実装領域Ｂには、ＣＡＳ信号用ラ
ンド２８ａ、ＲＡＳ信号用ランド２８ｂ、ＷＥ信号用ラ
ンド２８ｃ、及びアドレス指定用ランド２９、データ入
出力用ランド３０ａ，３０ｂなどが配置されている。

【００８１】上記したＲＡＳ信号用のランド２８ｂは、
配線３１を介して各実装領域Ａ1 〜Ａ4 のランド（第２
の制御用の端子電極）１２ｐ、及びモジュール端子５ｄ
と電気的に接続されている。

【００８２】また、上記したデータ入力用のランド３０
ａ、及びデータ出力用のランド３０ｂは、配線３２を介
して各実装領域Ａ1 〜Ａ4 のランド（第２の入出力用の
端子電極）１２ｑと電気的に接続されている。

【００８３】ところで、本実施の形態５のメモリ・モジ
ュール１ｄにおいて、例えば、ＤＲＡＭ１８が故障した
場合のメモリ・モジュール１ｄの欠陥救済技術を第１４
図により説明すると以下のとおりである。

【００８４】すなわち、ＤＲＡＭ実装領域Ｂに正常な回
路動作を行う冗長用ＤＲＡＭ３３を実装し、各実装領域
Ａ1 〜Ａ3 におけるランド（第１の制御用の端子電極）
１２ｉとランド１２ｐ、及びランド（外部用の端子電
極）１２ｋとランド（第１の入出力用の端子電極）１２
ｍとをジャンパチップ４により導通させ、かつ、実装領
域Ａ4 におけるランド１２ｋとランド１２ｑとをジャン
パチップ４により導通させる。

【００８５】これにより、故障したＤＲＡＭ１８は、メ
モリ・モジュール１ｄの回路系から電気的に独立した状
態となり、その代わり冗長用ＤＲＡＭ３３がメモリ・モ
ジュール１ｄの回路系に電気的に接続される。

【００８６】このように本実施の形態５によれば、故障
したＤＲＡＭ１８を取り外すことなく、ジャンパチップ
４の実装の仕方によって、故障したＤＲＡＭ１８と冗長
用ＤＲＡＭ３３とを配線系統上で容易に交換できる。

【００８７】このため、メモリ・モジュール１ｄにおけ
るＤＲＡＭ１５〜１８が高密度に実装されていても信頼
性の高い欠陥救済を行うことができ、欠陥救済によるメ
モリ・モジュール１ｄの信頼性および歩留り低下を確実
に防止することができる。

【００８８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８９】例えば、前記実施の形態１においては、識
別の対象としてアクセスタイムを、また、前記実施の形
態２においては、半導体メモリの実装方式を説明した
が、これに限定されるものではなく、製品の他の識別に
おいても適用できる。

【００９０】また、前記実施の形態１〜５においては、
導通手段がジャンパチップであり、このジャンパチップ
の実装の仕方によって、配線経路を選択的に切り換える
場合について説明したが、これに限定されるものではな
く、例えば、導通手段を論理回路が構成された集積回路
チップとし、この集積回路チップ内部の論理回路のスイ
ッチング動作により、所定ランド間の導通、非導通を選
択的に切り換えるようにしても良い。

【００９１】また、前記実施の形態１〜５においては、
それぞれアクセスタイムの識別、実装方式の識別、Ｉ／
Ｏ方式の変換、ワード・ビット構成の変換、冗長構成に
ついて説明したが、これに限定されるものではなく、例
えば、配線基板上のモジュール端子の信号配置（あるい
は電源電圧配置）が標準タイプと若干異なる場合におい
ても適用することができる。

【００９２】また、前記実施の形態１〜５においては、
配線経路の変換技術をそれぞれ分けて説明したが、これ
に限定されるものではなく、例えば、実施の形態１と実
施の形態２とを組み合わせたり、実施の形態３と実施の
形態４とを組み合わせたり、あるいは実施の形態１〜５
を同一の配線基板上で実現したりすることもできる。

【００９３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９４】(1).本発明のメモリ・モジュールによれ
ば、メモリ・モジュールを構成するメモリのうちの故障
したメモリを取り外すことなく、面実装形の導通手段に
よって正常なメモリに交換することができる。このた
め、故障メモリの交換に際して配線基板等に損傷を与え
ることなく、比較的簡単に正常なメモリと交換すること
が可能となる。すなわち、メモリ・モジュールにおける
欠陥救済技術を向上させることができる。したがって、
メモリ・モジュールの信頼性および歩留りの低下を抑え
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である配線基板の主面を
示す平面図である。

【図２】（ａ）〜（ｃ）はアクセスタイムに応じた導通
手段の実装状態を示す配線基板の要部平面図である。

【図３】（ａ）〜（ｄ）はこの配線基板を構成する各配
線層の平面図である。

【図４】（ａ）は導通手段であるジャンパチップの構造
を示す平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線に沿
う断面図である。

【図５】この配線基板を用いたメモリ・モジュールの主
面を示す平面図である。

【図６】（ａ),（ｂ）は本発明の他の実施の形態である
メモリ・モジュールの主面と裏面とを示す平面図であ
る。

【図７】図６（ａ),（ｂ）に示したメモリ・モジュール
の側面図である。

【図８】本発明のさらに他の実施の形態であるメモリ・
モジュールの回路構成を示す回路ブロック図である。

【図９】（ａ）〜（ｃ）は入出力方式に応じた導通手段
の実装状態を示す図８に示した配線基板の要部平面図で
ある。

【図１０】本発明のさらに他の実施の形態であるメモリ
・モジュールの回路構成を示す回路ブロック図である。

【図１１】ワード・ビット構成に応じた導通手段の実装
状態を示す図１０に示したメモリ・モジュールの回路ブ
ロック図である。

【図１２】ワード・ビット構成に応じた導通手段の実装
状態を示す図１０に示したメモリ・モジュールの回路ブ
ロック図である。

【図１３】本発明のさらに他の実施の形態であるメモリ
・モジュールの回路構成を示す回路ブロック図である。

【図１４】欠陥救済時における導通手段の実装状態を示
す図１３に示したメモリ・モジュールの回路ブロック図
である。

【符号の説明】

１ａ〜１ｅ メモリ・モジュール ２ａ〜２ｅ 配線基板 ３ａ，３ｂ 半導体メモリ ４ ジャンパチップ（導通手段） ５, ５ａ〜５ｋ モジュール端子 ６ チップ本体 ７ａ，７ｂ チップ電極 ８ 導体 ９ 内層パターン １０ スルーホール １１ａ，１１ｂ ランド １２ａ〜１２ｈ, １２ｎ ランド １２ｉ ランド（第１の制御用の端子電極） １２ｋ ランド（外部用の端子電極） １２ｍ ランド（第１の入出力用の端子電極） １２ｐ ランド（第２の制御用の端子電極） １２ｑ ランド（第２の入出力用の端子電極） １３，１４，２１〜２７，３１，３２ 配線 １５〜１８ ＤＲＡＭ １９ａ〜１９ｃ 制御信号配線 ２０ アドレス信号配線 ２８ａ ＣＡＳ信号用ランド ２８ｂ ＲＡＳ信号用ランド ２８ｃ ＷＥ信号用ランド ２９ アドレス指定用ランド ３０ａ データ入力用ランド ３０ｂ データ出力用ランド ３３ 冗長用ＤＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 修 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (56)参考文献 特開 平２−111594（ＪＰ，Ａ) 特開 平２−146648（ＪＰ，Ａ) 実開 昭56−16897（ＪＰ，Ｕ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも２以上のメモリを配線基板面
   上に搭載し、搭載されたメモリ同志を電気的に接続する
   配線を備え、外部装置との電気的な接続のために前記配
   線基板面上に配置された複数の外部端子を備えるメモリ
   ・モジュールであって、前記少なくとも２以上のメモリ
   のうちの故障したメモリを、面実装形の導通手段によっ
   て正常に動作する冗長用のメモリに変更することが可能
   なように、前記配線基板面上に端子電極を設けたことを
   特徴とするメモリ・モジュール。
2. 【請求項２】 少なくとも２以上のメモリを配線基板面
   上に搭載し、搭載されたメモリ同志を電気的に接続する
   配線を備え、外部装置との電気的な接続のために前記配
   線基板面上に配置された複数の外部端子を備えるメモリ
   ・モジュールであって、前記配線基板面上に、正常に動
   作する冗長用のメモリを実装するためのメモリ実装領域
   を備え、前記配線基板面上に、前記少なくとも２以上の
   メモリの各々の制御端子に電気的に接続された第１の制
   御用の端子電極と、前記少なくとも２以上のメモリの入
   力端子または出力端子の少なくとも一方に電気的に接続
   された第１の入出力用の端子電極と、前記冗長用のメモ
   リにおいて前記制御端子と同一機能の制御端子に電気的
   に接続され、前記第１の制御用の端子電極の各々の近傍
   に独立した状態で配置された第２の制御用の端子電極
   と、前記冗長用のメモリの入力端子または出力端子の少
   なくとも一方に電気的に接続され、前記第１の入出力用
   の端子電極の各々の近傍に独立した状態で配置された第
   ２の入出力信号用の端子電極と、前記外部端子に電気的
   に接続された外部用の端子電極とを互いに独立した状態
   で備え、前記第１の制御用の端子電極、第２の制御用の
   端子電極、第１の入出力用の端子電極、第２の入出力用
   の端子電極および外部用の端子電極間における面実装形
   の導通手段による電気的な接続状態によって、前記少な
   くとも２以上のメモリのうちの故障したメモリをメモリ
   ・モジュールの回路から電気的に独立させるとともに、
   前記冗長用のメモリをメモリ・モジュールの回路に電気
   的に接続可能なように、前記第１の制御用の端子電極、
   第２の制御用の端子電極、第１の入出力用の端子電極、
   第２の入出力用の端子電極および外部用の端子電極を配
   置したことを特徴とするメモリ・モジュール。
3. 【請求項３】 請求項１または２記載のメモリ・モジュ
   ールにおいて、前記面実装形の導通手段が、内部に形成
   された論理回路のスイッチング動作により、前記第１の
   制御用の端子電極、第２の制御用の端子電極、第１の入
   出力用の端子電極、第２の入出力用の端子電極および外
   部用の端子電極間の接続状態の切り換えが可能な集積回
   路チップであることを特徴とするメモリ・モジュール。