JPS62104149A - 集積回路チツプ・モジユ−ル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に、集積回路装置又は集積回路アレイ用
の実装構造体に関し、更に詳細には積重ねられたチップ
を利用る、モジュール構成に関る、。

Ｂ、従来技術 半導体集積回路のメモリ・チップは、パーソナル・コン
ピュータから大型コンピュータ・システムに至るデータ
処理装置に広く利用されている。

通常、メモリ・チップは複数個の入出力ピンと共に、例
えば平行な２列のピンから成るデュアルインライン・パ
ッケージ（Ｄ　Ｉ　Ｐ）構成の、実装ないしエンキャブ
シュレート半導体メモリアレイで構成されている。おそ
らく、単独で最も広く利用されているチップは、読み書
きメモリであり、それはダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）とも呼ばれている。同じビッ
ト記憶容量を有る、すべてのメモリ・チップの実装寸法
並びにピンの割当ては標準化されており、チップは製造
者とは無関係に交換可能である。

記憶密度の増大に対る、要求を満たすため、チップの上
に別のチップをおいてメモリ・チップを積重ね所定のプ
リント回路基板上の記憶密度を２倍にる、ことが、当分
野では周知である。要求される電気、タイミング及び熱
についての制約条件内で、対応る、アドレス、電源及び
データ・ラインは平行になっている。別々のチップを使
用可能にる、ピン接続が、頂部即ち一番上又は底部即ち
一番下のチップを選択る、ために、各チップに対して設
けられなければならない、チップ並びに他の電子部品実
装用の積重ね構成の例は、例えば米国特許第３７４６９
３４号、第４０１８４９４号、第４０８００２６号、第
４３６４６２０号、及び第４４０６５０８号に記載され
ている。

２つの基本的な方法が、積重ねチップにより得られる利
点を達成る、ために利用されてきた。１つの方法は個別
のチップより大きい「足跡（ｆｏｏｔｐｒｉｎｔ）　Ｊ
を有る、インターポーザ・コネクタ（ｉｎｔｅｒｐｏｓ
ｅｒ　ｃｏｎｎｅｃｔｏｒ）の使用を含んでいる。

すなわち、インターポーザ・コネクタは組立体が実装さ
れるプリント回路基板又は他の構造体においてより大き
な面積を占めている。２つのチップの選択接続経路がプ
リント回路基板上のあらゆる積重ねチップ位置で必要で
あるから、上方並びに下方チップからのチップ選択ピン
はインターポーザ・コネクタ上の２つの分離した位置に
つながれる１例えば、２つの標準１６ピンＤＲＡＭＳを
１８ピンのソケットに実装し、余分のピンの位置はチッ
プ可動（ｅｎａｂｌｅ）ピン用に利用される。この方法
の欠点はソケットが大型となるため余分な基板空間を必
要とる、ことである。更に、通常、１６ピンから１８ピ
ンへの布線パス（ｗｉｒｉｎｇ　ｐａｔｈ）を設けるた
めハウジングが必要となる。そのことによりコストは上
昇し、積重ねモジュール構成の信頼性は低下る、。

第２の方法では、チップの一方又は両方のピンの割当て
が工業標準規格の点から積重ね可能となるように再構成
される。例えば、６４Ｋ　　ＤＲＡＭの場合、ピン１は
、通常、非接続すなわち不使用ピンであり、ピン４は行
アドレス選択すなわちチップ可動ピンである。積重ねら
れるチップの一方をカスタム化しくｃｕｓｔｏｍｉｚｅ
）　、ピン１をチップ可動ピンに、ピン４を非接続ピン
にしてもよい。

次いで、チップのピンは直接平行にされる。この構成は
プリント回路基板上に１６ピンの足跡を設けてるもので
あるが１通常カスタム化したチップは標準チップより非
常に高額であって、積重ね構成の利点を低下させる。

更に最近の方法が、米国特許出願通し番号第５９４１８
４号に記載されている。これは本願の発明者により、１
９８４年３月２８日に出願されたものである。開示され
た構造は、上方チップのチップ可動ピンから下方チップ
の非接続ピンへ至るコネクタ・ストラップ（ｃｏｎｎｅ
ｃｔｏｒ　５ｔｒａｐ）を有しており、ある実施例のコ
ネクタ・ストラップは２つのチップ間に置かれている。

残ったピンは平行となり、−緒に半田付けされる。工業
上標準的なチップを利用しているその構成は、標準の足
跡を用いており、チップ用の分離ハウジングを必要とし
ない。

Ｃ０発明が解決しようとる、問題点 現在使用されているメモリ・チップは、２５６Ｋ　　Ｄ
ＲＡＭであり、約２５６０００ビツトのデータを記憶る
、。工業上標準的な２５６にチップは、プラスチック、
セラミック、又はプラスチック及びセラミックで作られ
た１６ピンＤＩＰである。標準のピン割当てでは、１６
ピンのすべてが使用されており、そのため前記の最初の
既知の方法のみが、２つのチップを積重ねるのに適して
いるようである。

Ｄ０問題点を解決る、ための手段 本発明の目的は、集積回路チップを積重ねる改良された
構成を提供る、ことである。

１つの実施例では、同じ記憶容量並びに同じピン割当て
を有している２つの工業上標準的なメモリ・チップが積
重ねられて２倍の密度のメモリ・モジュールを形成る、
。コネクタ・ストラップは２つのチップ間の上方チップ
のチップ可動ピンから下方チップの一方の側に延在しピ
ンを形成る、。

上方のチップ可動ピンは電気的にコネクタ・ストラップ
に接続され、上方チップの残っているピンは電気的に下
方チップの対応る、ピンに接続され、したがって、標準
チップの１つと同じ足跡を有る、積重ねモジュールを形
成る、。

本発明の他の態様によると、コネクタ・ストラップは下
方チップの上面の長さ方向に延在る、。

コネクタ・ストラップの一端は下方チップの一端に向っ
て曲げられ、ストラップの他端は、そのチップの他端に
向って曲げられ下方に延在し、積重ねモジュールの上方
チップ用のチップ可動ピンを形成る、。コネクタ・スト
ラップの一部は突出し。

上方チップのチップ可動ピンへの接続を形成している。

したがって、ストラップは下方チップに向って押し曲げ
られ、モジュールが組立てられる間に適所に位置る、。

Ｅ、実施例 図面を参照る、と、第１図、には本発明による積重ねモ
ジュールの上方チップ２０が示されている。

本発明の原理を例示る、例として、工業上標準的な方法
にしたがい、刻み目２１を基にラベルの付けられている
ピン１−１６を有る、上方チップ２０が示されている。

当分野の技術者にとっては明らかなことだが、同様なピ
ン割当てを有る、チップを積重ねるため、本発明を任意
の構成の任意の数のピンを有る、チップに適用できる。

工業上標準的な２５６Ｋ　　ＤＲＡＭチップでは、チッ
プ２０のピン４はチップ選択すなわち可動ピンである。

他のピン１−３並びに５−１６は下記の、第４図に示さ
れるような作用を有している。チップ２０の下表面に沿
って配置されたコネクタ・ストラップ２２は、一端にピ
ン４と整合した穴２３を有しており、ピン４は、チップ
２０の本体の方に曲げられストラップ２２と機械的並び
に電気的接続を形成る、。このことにより、ピン４は、
チップが積重ねられた場合、下方チップの対応る、ピン
４と接続しないこと、およびストラップ２２が定置保持
されることが確実となる６コネクタ・ストラップ２２の
他端は下方に曲げられ、上方チップ２０用のチップ可動
ピンとなる部分２４を形成る、。

ストラップ２２は必要な電気的並びに機械的特性を有る
、任意の適切な金属で形成できる。特に、すずめつきさ
れた真鍮の構成は、標準的なすす鍍金チップ・ピン並び
に従来の鉛すずの半田と問題を起さないものである。

第２図は適所に下方チップ２５を配置した組立てられた
積重ねモジュール３０を示している。コネクタ・ストラ
ップ２２の部分２４は巧みにねじ曲げられ、チップ２５
の刻み目２５と整合しチップの下面の下に曲げられモジ
ュールの組立て中にチップを適所に保持る、。部分２４
の下方端は、ピン１−１６とほぼ平行に且つピン１及び
１６と共面関係になるように示されているが、その下方
端は、モジュール３ｏが装着されるプリント回路基板そ
の他の所望の位置と整合る、ように様々な位置に形成で
きる。組立てを完成る、ためには。

チップ可動（行アドレス選択）ピン４を除くチップ２５
の対応る、ピンとチップ２０のピンが接続る、ように、
チップ２０を配置る、０次いで、従来の工程を用いてモ
ジュール３０を浸し半田又は波動半田付ける、。その工
程によりストラップ２２はチップ２０のピン４にも半田
付けされる。穴２３のないストラップ２２がピン４に寄
りかかつている場合、高温半田工程を最初にストラップ
をピン４に半田付ける、のに使用してかまわない。

次いで、ストラップ２２の妨害にはなっていないことを
確認して、チップ２０及び２５を積重ね、低温工程を利
用して一緒に半田付ける、。

当分野の技術者には理解されることだろうが、コネクタ
・ストラップ２２を別の構成に変えることもできる。た
とえば、ストラップ２２をチップ２０の側部又は頂部に
沿って配置できるし、ストラップ２２の部分２４をチッ
プの一方の端面に配置できる。更に、ストラップ２２の
穴を貫通る、代わりに、ピン４の端部を切り取りストラ
ップに接触る、ように折り曲げることもできる。モジュ
ール３０の組立ての前に、チップ２ｏに対して適所にス
トラップ２２を保持る、ように接着剤を利用る、ことも
できる。また別の実施例では、適切な直径と堅さを持つ
導電ワイヤをピン４に巻付け。

チップ２ｏの下面又は頂部に配線し、ストラップ２２の
部分２４と同様に下方に延ばしチップ２５の端面上に延
在させることもできる。

第３図には、本発明の別の実施例が示されており、そこ
ではコネクタ・ストラップ２２が下方チップ２５の長さ
方向に延在る、０部分２４の反対側のストラップの端部
は折り曲げられて、チップ２５上に位置した時にストラ
ップが適所に維持されるように部分２６゛を形成る、。

ストラップ２２の端部２４及び２６の中間部分にある突
出部２７はモジュールが組立てられた時にチップ２ｏの
ピン４と接続る、。

第４図が例示しているのは、チップ２０及び２５が工業
上標準的な２５６Ｋ　　ＤＲＡＭチップである時の５１
２にの記憶容量を有る、モジュール３０用のピン割当て
である。ＴＯＰ　　ＣＨＩＰＲＯＷ　　ＡＤＤＲＥＳＳ
　　５ＥＬＥＣＴ　（頂部チップ行アドレス選択）と印
されたピンはチップ２０を可動させるピンであり、コネ
クタ・ストラップ２２の部分２４により形成されている
。組立てたモジュール３０は従来通りプリント回路基板
又は他の第２レベルパツケージ上に装着してもよく。

分離信号ラインが上方チップ２０並びに下方チップ２５
の行アドレス選択ピンに布線される。

例示した実施例は２倍の密度のメモリ・モジュールを示
しているが、本発明はそれに限定されるものではない、
ここで使用されているチップ又は集積回路チップという
用語は読み書きメモリ、静的読出し専用メモリ、プログ
ラマブル読出し専用メモリ、イレイザブル・プログラマ
ブル読出し専用メモリ、論理チップ、プログラマブル論
理アレイ等のデバイスを含む。

Ｆ０発明の効果 両積重ねチップがチップ選択ピンを有しており。

各ピン位置の作用が両チップで同じである限り。

すなわち同じピンの位置がアドレス、電源、データ及び
可動に利用されている限り、両チップは同一である必要
はないということが理解されるであろう、したがって、
たとえば、本発明にしたがって読出し専用メモリ（ＲＯ
Ｍ）又はプログラマブル続出し専用メモリ（ＦＲＯＭ）
を積重ねることもできる。積重ねチップが、両者ともチ
ップ選択又はイレイザブル・ピンを有しており、重なり
合った各ピンの作用が両チップとも同じである限り、両
チップは同数のピン又は同寸法の足跡を有る、ことさえ
必要としない。

本発明により、１つのチップの面積と同じ面積をプリン
ト回路基板上に占める積重ね集積回路チップモジュール
が、提供される。

本発明により１分離ハウジングなしにプリント回路基板
多層セラミック基板又は他の第２水平パツケージ上に装
着可能な積重ねモジュールが、提供される。

本発明により、工業上の標準的な集積回路チップを利用
る、積重ねモジュールが提供される。

【図面の簡単な説明】

第１図は１本発明の実施例による積重ねモジュールの上
方チップの斜視図である。 第２図は、組立てられた積重ねモジュールの斜視図であ
る。 第３図は１本発明の他の実施例による第２図の積重ねモ
ジュールに使用されているコネクタ・ストラップの斜視
図である。 第４図は、第２図による２倍密度のメモリ・モジュール
のピン割当ての説明図である。

Claims (7)

【特許請求の範囲】
1. （１）一方の上に他方が装着された第１及び第２集積回
   路チップであつて前記チップはそれぞれチップ選択ピン
   並びに複数個の他のピンを前記第１及び第２チップとも
   同一のピンの位置に有しており、前記第１チップのピン
   は前記チップ選択ピンを除いて前記第２チップ上の対応
   するピンに接続される前記第１及び第２集積回路チップ
   と、 前記第１チップの前記チップ選択ピンを接続すると共に
   前記第１及び第２チップが別々に選択可能であるように
   前記モジュールから付加出力ピンを形成するコネクタ手
   段と、 から成る集積回路チップ・モジュール。
2. （２）前記第１チップが前記第２チップ上に装着され、
   前記コネクタ手段は前記第１チップの下面と前記第２チ
   ップの上面の間の導電性ストラップから成り、該導電性
   ストラップは前記第１チップの前記チップ選択ピンから
   前記第２チップの一端面上を通り下方へ延在して、前記
   モジュールの第１チップ選択ピンを形成する、特許請求
   の範囲第（１）項に記載のモジュール。
3. （３）前記第１チップの選択ピンが、該第１チップの下
   に折り曲げられて前記第２チップの選択ピンに接触する
   ことなく前記導電性ストラップに接触する、特許請求の
   範囲第（２）項に記載のモジユール。
4. （４）前記導電性ストラップが、前記第２チップの全縦
   幅にわたつて延在し、前記モジュールの前記第１チップ
   の選択ピンの反対側にある前記ストラップの端部が前記
   第２チップの端面の方に折り曲げられている、特許請求
   の範囲第（２）項に記載のモジュール。
5. （５）前記第１チップが前記第２チップ上に装着され、
   前記コネクタ手段が、前記第１チップの上面に沿つてそ
   の一面上を通過し前記第２チップの下面より低い地点へ
   下方に延在して前記モジュールの第１チップ選択ピンを
   形成する導電性ストラツプから成る、特許請求の範囲第
   （１）項に記載のモジュール。
6. （６）前記第１チップが前記第２チップ上に装着され、
   前記コネクタ手段が、前記第１チップ選択ピンに接続さ
   れ且つ前記モジュールの第１チップ選択ピンを形成する
   よう下方に延在するワイヤから成る、特許請求の範囲第
   （１）項に記載のモジユール。
7. （７）前記ワイヤが、前記第１及び第２チップ間に布線
   されて該第２チップの一端面上を延在する、特許請求の
   範囲第（６）項に記載のモジュール。