KR100276213B1 - 반도체칩의 적층패키지 - Google Patents

Abstract

개시된 내용은 반도체칩의 동작상태를 제어하는 핀(리드)의 배선에 변화를 주기 위해 배선기능이 있는 PCB기판 등의 보조연결수단을 반도체칩에 삽입시킨 후 적층하므로써,다수의 반도체칩을 적층하는 반도체칩의 적층패키지에 관한 것이다. 본 발명은 기판에 접합시킨 제1반도체칩과, 이 제1반도체칩 상부에 반도체칩의 동작에 관련되지 않은 미연결핀들에 반도체칩의 선택핀을 연결하는 보조연결수단을 포함한 제2반도체칩을 하나이상 적층하여 형성한다. 따라서, 본 발명은 반도체칩의 실장면적을 최소화하면서 다수의 반도체칩을 효율적으로 적층하는 효과를 제공한다.

Description

반도체칩의 적층패키지

본 발명은 반도체칩을 적층한 적층패키지(package)에 관한 것으로, 해당 반도체칩의 동작상태를 제어하는 핀의 배선에 변화를 주기 위해, 배선기능을 갖는 PCB기판 등의 보조연결수단을 반도체칩에 추가시켜, 다수의 반도체칩을 적층하는 반도체칩의 적층패키지에 관한 것이다.

전자기기들이 소형화되고 또 휴대용제품을 선호하는 추세에 따라 이들 전자기기들을 구성하는 부품들이 경박단소화 되어 가고, 줄어든 실장공간에서 이러한 단위부품의 실장면적을 줄이는 것에 관심이 증폭되고 있으며, 그 중에서도 반도체칩의 실장효율을 향상시키기 위한 패키지 기술이 급속도로 발전하고 있다.

이에 따라, 최근에는 실장효율을 배가시키기 위해 복수의 반도체칩을 적층하여 모듈화하는 적층패키지 기술이 실용화단계에 접어들고 있으며, 이러한 종래의 대표적인 적층기술을 도면을 참조하여 설명한다.

도 1a 및 도 1b는 종래 반도체칩의 적층패키지를 설명하기 위한 사시도 및 단면도이다.

도시한 바와 같이, 종래에는 적층할 위치를 맞춘 후 두 개의 반도체칩(10A,10B)을 상부와 하부에 위치시키고, 헤더(header, 121∼127...,12)라고 부르는 별도의 도체선을 사용하여 각 반도체칩의 다수의 핀(11A,11B)을 연결하므로써 적층을 수행하였다. 그리고 125헤더와 같이, 경우에 따라서는 두 반도체칩(10A,10B)의 핀연결부위를 끊고, 적층된 반도체칩(10B)의 상부를 가로지르도록 하여 연결하기도 하였다.

하지만 위와 같은 종래의 적층패키지는, 다수의 헤더(header)를 이용해야 하는 번거로움이 있었으며, 반도체칩 핀의 피치(Pitch;핀간 간격)가 좁아짐에 따라 필요한 부분을 단락하거나 또는 다수의 각 핀에 대응시켜 헤더를 연결하는 것은 공정적인 측면에서도 많은 문제점을 야기시켰다.

따라서 본 발명의 목적은 전술한 문제점을 해결할 수 있도록, 반도체칩의 핀모양을 변형시키고 특정 핀간을 연결하는 보조연결수단을 반도체칩 하부에 삽입시켜 적층하므로써, 반도체칩을 효율적으로 적층시킬 수 있는 반도체칩의 적층패키지를 제공함에 있다.

도 1a 및 도 1b는 종래 반도체칩의 적층구조를 설명하기 위한 도면.

도 2a 및 도 2b는 본 발명의 반도체칩의 적층패키지에 대한 사시도 및 단면도.

도 3a는 본 발명의 적층패키지에 이용되는 반도체칩의 배면 핀배열도.

도 3b 및 도 3c는 적층패키지의 상부반도체칩에 삽입하는 보조연결기판의 배선에 대한 예시도.

※ 도면의 주요부분에 대한 부호의 설명

10A,10B : 반도체칩 11A,11B : 핀(pin)

121∼127,...,12 : 헤더(header)

50A,50B : 반도체칩 501A,501B : 바디(body)

52 : 보조연결기판 54 : 연결부

01P∼27P,19P_A,19P_B: 핀(pin)

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체칩의 적층패키지는,

적층하기 위한 기판에 다수의 핀들을 연결하여 접합시킨 제1반도체칩; 및, 상기 제1반도체칩을 동작가능상태로 제어하는 선택핀의 위치에 해당하는 제2반도체칩의 선택핀을, 상기 제2반도체칩의 동작에 관련되지 않은 소정의 미연결핀들에 연결하기 위해 상기 제2반도체칩 하부에 삽입한 보조연결수단을 포함하며, 상기 제1도체칩의 상부에 위치시켜 상기 제2반도체칩의 소정의 핀을, 상기 제1반도체칩의 핀들에 연결하여 적층시킨 적어도 하나 이상의 제2반도체칩을 구비하고 있다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 2a 및 도 2b는 본 발명의 반도체칩의 적층패키지에 대한 사시도 및 단면도이다. 본 발명은 2개의 TSOP형 64M DRAM(64-Mega Synchronous Dynamic Random Access Memory) 반도체칩(50A,50B)을 이용하여 적층하는 것을 일실시예로 하여 설명한다.

도 2a에 도시한 바와 같이, 본 발명에 따른 적층패키지는 PCB기판(인쇄회로기판, 미도시)에 최초로 접합시킨 반도체칩(50A)을 구비하고 있다. 그리고 이 상부에 적층하고자 하는 반도체칩(50B)을 위치시켜, 연결해야 하는 소정의 핀들(01P,02P, 03P,..., 단 19P는 미연결)을 연결시킨 층구조로 되어 있다.

본 발명의 반도체칩의 적층패키지에 이용되는 반도체칩(50A,50B)은 각 핀들의 기능이 동일하게 제작된 것이다. 하지만 반도체칩의 적층패키지를 완성 시킨후 정상적인 기능이 발휘되도록 하기 위해서, 본 발명의 예시에서는 반도체칩의 특정 핀(50B의 36P)의 기능에 변화를 주게 된다. 핀의 기능변화 등에 대해서는 뒤에서 자세히 설명한다.

이러한 변화를 주기 위해, 핀의 배선을 변화시킬 수 있는 보조연결수단의 하나인 PCB기판을 특정핀(pin)간이 연결되도록 배선하여 상부반도체칩(50B)의 바디(body; 501B)하부에 삽입하고, 이렇게 준비한 반도체칩(50B)을 하부의 반도체칩(50A) 상부에 위치시킨 후, 각각의 핀들사이에 전기적으로 잘 통하도록 솔더링(soldering)하여 적층하므로써 반도체칩의 적층패키지를 형성한다. 이렇게 하면, 도 2b에 도시한 바와 같이, 다수의 연결부(54)를 통해 상부 반도체칩(50B)의 19번핀(19P_B)이 36번핀(36P_B)에 연결되기 때문에 적층패키지의 특정단자(36P)의 기능에 변화를 주게 된다.

그리고, TSOP형 64M DRAM 반도체칩의 핀들은 최초 제작된 형태가 도 2a의 하부반도체칩(50A)의 핀들과 같은 형태(반사다리꼴같이 느슨한 `乙'자 형태)로 되어 있다. 따라서, 적층을 용이하게 하기 위해서는 이러한 형태의 핀구조를 상부반도체칩(50B)과 같이 `ㄱ'자 형태로 변형시키고 필요한 부분은 짧게 잘라(50B의 19P), 하부반도체칩의 해당 핀(50A의 19P)과 전기적으로 단락(open)되도록 해야 한다.

도 3a는 본 발명의 적층패키지에 이용되는 반도체칩의 배면 핀배열을 도시한 것이고, 도 3b 및 도 3c는 적층하기 위한 상부반도체칩에 보조연결기판을 삽입되는 보조연결기판의 배선에 대한 예시도이다.

도시한 바와 같이, 본 발명의 적층패키지에 이용되는 64M SDRAM은 54개의 핀을 구비하고 있다. 54개 핀은 크게, 14개의 어드레스핀(A0∼A13), 4개의 데이터핀(DQ0∼DQ3), 반도체칩내부의 다이(die)와 연결되지 않은 15개의 NC핀(No Connection 핀), 그리고 반도체칩의 동작을 제어하기 위한 다수의 제어신호핀들로 구성되어 있다.

본 발명에 따른 반도체칩의 적층패키지에서, 적층된 각각의 반도체칩(50A, 50B)을 동작할 수 있도록 선택하는 핀은, 19번의 CS(Chip Selection)핀이다. 즉 이 CS핀(19번)에 신호가 인가되어야, 반도체칩이 동작가능상태로 되는 것이다. 따라서, 도 2a 및 도 2b에 도시한 바와 같이 적층패키지의 두 반도체칩(50A,50B)을 각각 동작시키기 위해서는 두 반도체칩(50A,50B)의 CS핀의 위치를 서로 다르게 해야 한다.

도 3b의 실시예에서는 CS핀의 위치를 변환시키기 위해, 상부에 적층하기 위한 반도체칩(50B)의 CS핀(19번)을, 다수의 NC핀들중의 하나인 36번 핀과 연결되도록 배선한 보조연결기판(52)을 상부반도체칩의 바디(body;501B)하부에 삽입한 것이다. 그리고 도 3c는 CS핀의 위치를 15번으로 변환시킨 일실시예를 도시한 것이다.

이렇게 변환시킨 도 3b 및 도 3c의 반도체칩은, 도 2a에 도시한 바와 같이 상부 반도체칩(50B)의 CS핀(19번)의 길이를 짧게 하여 적층시 전기적으로 단락시키므로써, 도 3b 및 도 3c의 반도체칩을 상부에 적층하는 경우 적층패키지의 36번단자 및 15번단자가 적층된 상부반도체칩(50B)을 동작가능상태로 제어하게 된다.

다수의 반도체칩을 적층시킨 반도체칩의 적층패키지를 형성할 경우에는, CS핀의 위치를 각각 서로 다른 위치로 변화시킨 반도체칩(도 3b 및 도 3c의 반도체칩)을 이용하여 적층하면 된다. 즉, 도 3a에 도시한 반도체칩을 PCB기판에 최초로 접합시키고, 그 상부에 도 3b 또는 도 3c의 반도체칩을 선택적으로 적층하면, 적층된 각각의 반도체칩을 동작가능상태로 하는 CS핀의 위치가 다르기 때문에, 적층된 반도체칩의 적층패키지를 원할하게 동작시킬 수 있다.

전술한 바와 같이, CS핀은 해당 반도체칩을 동작가능상태로 만들어 주는 기능을 수행한다. 반도체칩은 해당 반도체칩만의 동작을 제어하는 제어 기능의 핀이전술한 CS핀 이외에도 다수 구비될 수도 있으며, 이 경우는 본 발명의 실시에서 설명한 개념에 근거하여 제어기능을 수행하는 핀들의 연결을 변화시키고 변화시킨 핀의 길이를 짧게 하여 적층하므로써, 다수의 반도체칩을 적층할 수 있다.

상술한 바와 같이 본 발명은, 반도체칩의 특정 핀간을 연결하는 보조연결기판을 삽입하고, 적층할 반도체칩의 동작상태를 제어하는 선택핀의 길이를 짧게 변화시킨 후 적층하므로써, 반도체칩의 실장면적을 최소화하면서 다수의 반도체칩을 효율적으로 적층하는 효과를 제공한다.

Claims (6)

1. 반도체칩을 적층시킨 구조에 있어서,

   적층하기 위한 기판에 다수의 핀들을 연결하여 접합시킨 제1반도체칩; 및,

   상기 제1반도체칩을 동작가능상태로 제어하는 선택핀의 위치에 해당하는 제2반도체칩의 선택핀을, 상기 제2반도체칩의 동작에 관련되지 않은 소정의 미연결핀들에 연결하기 위해 상기 제2반도체칩 하부에 삽입한 보조연결수단을 포함하며, 상기 제1도체칩의 상부에 위치시켜 상기 제2반도체칩의 소정의 핀을, 상기 제1반도체칩의 핀들에 연결하여 적층시킨 적어도 하나 이상의 제2반도체칩을 구비하는 것을 특징으로 하는 반도체칩의 적층패키지.
2. 제 1항에 있어서, 상기 제1 및 제2 반도체칩은

   상기 제1반도체칩을 동작가능상태로 제어하는 핀(pin) 및, 이에 해당하는 제2반도체칩의 핀은, 상기 제1 및 제2 반도체칩을 동작가능(enable)상태로 만들어 주는 반도체칩의 칩선택(CS;Chip Selection)핀인 것을 특징으로 하는 반도체칩의 적층패키지.
3. 제 1항에 있어서, 상기 보조연결수단은

   상기 제2반도체칩의 동작에 관여되지 않는 소정의 미연결(NC;No Connection)핀에, 상기 제2반도체칩을 동작가능상태로 제어하는 핀을 전기적으로 연결하는 것을 특징으로 하는 반도체칩의 적층패키지.
4. 제 1항에 있어서, 상기 제2반도체칩은

   반도체칩의 적층을 용이하게 수행하기 위해, 상기 제1반도체칩의 상부에 적층되는 반도체칩의 핀들을 `ㄱ'자 형태로 변형하는 것을 특징으로 하는 반도체칩의 적층패키지.
5. 제 1항에 있어서, 상기 반도체칩의 적층패키지는

   상기 제1반도체칩을 동작가능상태로 제어하는 핀(pin)에 해당하는, 상기 제1반도체칩 상부에 적층되는 소정의 상부반도체칩의 핀의 길이를 짧게 변형하여, 상기 제1반도체칩의 해당 핀과 전기적으로 단락되도록 하는 것을 특징으로 하는 반도체칩의 적층패키지.
6. 제 1항에 있어서, 상기 반도체칩의 적층패키지는

   상기 제2반도체칩의 소정 핀에 전기적으로 연결하는 보조연결수단으로 PCB기판(인쇄회로기판)을 사용하는 것을 특징으로 하는 반도체칩의 적층패키지.