KR20010086476A

KR20010086476A - 인쇄회로기판 및 그것을 이용한 반도체 칩의 적층 패키지방법

Info

Publication number: KR20010086476A
Application number: KR1020010042336A
Authority: KR
Inventors: 신이술
Original assignee: 신이술; -; 주식회사 한빛전자
Priority date: 2001-07-13
Filing date: 2001-07-13
Publication date: 2001-09-13

Abstract

본 발명은 인쇄회로기판에 있어서, 상기 인쇄회로기판(50)의 한쪽 면에 설치되어, 반도체 칩의 동작상태를 선택하는 칩 선택(/CS) 리드 핀과 다수의 준비된 예비 리드 핀을 전기적으로 연결하는 회로패턴(52)과; 상기 인쇄회로기판(50)의 상면 및 하면 단부에 설치되어 상기 반도체 칩의 리드 핀과 접합되는 납땜패드(50A, 50B)와; 상기 인쇄회로기판(50)을 관통하도록 형성되어 상기 납땜패드(50A, 50B)를 전기적으로 연결하는 스루홀을 포함하는 인쇄회로기판을 제공함과 동시에, 반도체 칩의 적층방법에 있어서, 소정의 리드 핀이 형성된 하부 및 상부 반도체 칩(20A)과, 상기 하부 및 상부 반도체 칩(20A)에 형성된 리드 핀중 칩 선택(/CS) 리드 핀과 다수의 예비 리드 핀들을 연결하는 회로패턴, 납땜패드 및 스루홀이 소정의 형태로 형성된 인쇄회로기판(50)을 준비하는 준비공정과; 소정의 정렬장치를 이용하여 상기 하부 반도체 칩(20A)의 상면에 상기 인쇄회로기판(50)을 적층하고, 그 위에 상기 상부 반도체 칩(20B)을 적층하면서 정렬하는 정렬공정과; 소정의 납땜장치를 이용하여 상기 하부 및 상부 반도체 칩(20A, 20B)의 리드 핀과 상기 인쇄회로기판(50)의 납땜패드를 접합하는 접합공정을 구비하는 반도체 칩의 적층 방법을 제공한다.

따라서, 본 발명은 반도체 칩의 적층 공정을 단순화함과 동시에 효율적으로 적층시키는 효과를 가진다.

Description

인쇄회로기판 및 그것을 이용한 반도체 칩의 적층 패키지 방법{PRINTED CIRCUIT BOARD AND PACKAGE METHOD OF STACKING SEMICONDUCTOR USING THEROF}

본 발명은 인쇄회로기판 및 그것을 이용한 반도체 칩의 적층 방법에 관한 것으로, 특히 반도체 칩 패키지의 메모리 용량을 증가시키면서 반도체 칩 패키지의 실장 효율을 높이는 인쇄회로기판과 그것을 이용한 반도체 칩의 적층 방법에 관한 것이다.

오늘날, 각종 전자부품의 패키징 기술이 발달함에 따라 단품 패키지 형태로 반도체 칩을 인쇄회로기판(PCB 기판)에 장착하는 방법이 다수 개발되었다. 특히, 각종 전자제품들이 소형화 되면서, 그들 휴대용 전자제품에 실장되는 각종 전자부품도 소형화 되고 있다. 따라서, 단위 공간에서 각종 전자부품의 실장효율을 높이기 위해 고도의 패키징 기술이 요구되고 있는 실정이다.

이와 같은 기술 개발의 요구에 따라 개발된 패키지로는, 칩 크기와 거의 동일한 크기를 가지는 CSP(Chip Size Package) 등이 있다. 또, 최근에 개발되는 패키지의 특징은 칩 크기의 축소뿐만 아니라, 다이 위에 다이를 더 얹어 패키지의 메모리 용량을 증가시키는 기술이 개발되었다.

또한, 현재까지 개발된 반도체 분야의 패키지 기술로는, 1개의 칩으로는 실현하기 어려운 복합적인 기능을 하나의 패키지에서 구현하는 SCSP(Stacked CSP)와, 또 기능이 다른 여러개의 반도체 칩을 하나의 패키지 안에 배열하는 MCM(Multi Chip Module) 패키지 등 실장효율을 증가시키기 위해 복수의 반도체 칩을 적층하여모듈화하는 적층 패키징 기술이 실용화되어 있다.

도 1은 현재 반도체 제조회사에서 생산되는 표준화된 54 TSOP 반도체 칩의 리드 핀을 나타내는 평면도이다. 도 1에 도시된 바와 같이, 19번 리드 핀은 반도체 칩의 동작을 선택하기 위한 칩 선택(/CS) 리드 핀으로서, 이 칩 선택(/CS) 리드 핀에 동작신호가 인가될 때에만 반도체 칩이 동작하게 되어 있다.

또한, 반도체 칩을 적층하는 경우, 일반적으로 도 1에 도시된 반도체 칩의 예비 리드(리드 핀 번호 2, 4,… 53)중 하나와, 반도체 칩의 19번 리드 핀을 연결해서 반도체 칩을 적층하고 있다.

도 2는 현재 반도체 제조회사에서 생산되는 표준화된 54 TSOP 반도체 칩을 나타내는 도면으로서, (a)는 그 사시도, (b)는 그 단면도이며, 도 3은 종래의 기술에 의해 적층된 반도체 칩을 나타내는 도면으로서, (a)는 그 사시도, (b)는 그 단면도이고, 도 4는 종래의 다른 기술에 의해 적층된 반도체 칩을 나타내는 도면으로서, (a)는 그 사시도, (b)는 그 단면도이다.

다음에, 도 3 및 도 4를 참조하여 종래의 반도체 칩의 적층 방법을 상세히 설명한다.

먼저, 도 3의 종래 적층 방법에 있어서, 도 2의 표준 반도체 칩(20A)을 준비한 후, 반도체 칩의 리드 핀을 가공 및 변형하는 가공장치를 이용하여 상기 상부 반도체 칩(20B)의 형태로 변형 가공한다.

다음에, 소정의 정렬장치를 이용하여 상기 하부 반도체 칩(20A)상에 상기 상부 반도체 칩(20B)을 올려놓은 후 정렬한다. 이 후, 소정의 납땜장치를 이용하여상기 하부 및 상부 반도체 칩(20A, 20B)의 리드 핀을 접합함으로써, 상기 하부 및 상부 반도체 칩(20A, 20B)이 적층된다.

또한, 도 3에 도시된 적층 방법은, 상기 하부 및 상부 반도체 칩(20A, 20B)의 칩 선택(/CS) 리드 핀 연결은 점퍼 PCB를 이용하거나, 또는 상부 반도체 칩(20B)의 내부 와이어 본딩을 하부 반도체 칩(20A)과 다르게 하여 상기 하부 및 상부 반도체 칩(20A, 20B)을 적층하여도 된다.

또, 도 4에 나타내는 적층방법은, 도 3에 도시된 방법과 유사하고, 헤더라고 부르는 별도의 도체선(42)을 이용하여 상기 하부 및 상부 반도체 칩(20A, 20B)의 리드 핀을 연결하는 방법이다.

이와 같이, 상술한 적층 방법을 이용하여 반도체 칩을 적층함으로써, 반도체 칩의 메모리 용량을 증가시키고, 실장 효율도 높일 수 있다.

그러나, 상술한 종래 반도체 칩의 적층 방법은 다양하게 발전하며 변하는 리드 핀 배열 및 리드 핀의 형태에 따라 각각의 리드 핀을 소정의 형태로 변형시키기 위한 각종 가공장치가 필요하고, 이로 인해 반도체 칩의 적층 방법도 더 복잡해진다는 문제점이 있었다.

또한, 반도체 칩의 리드 핀을 가공할 때 파손이나 접촉 불량이 발생되는 문제가 많으며, 발생되는 불량 반도체 칩은 전혀 사용이 불가능하여 전량 폐기시켜야 한다는 문제점도 있었다.

따라서, 본 발명의 목적은 반도체 칩의 적층시 반도체 칩 사이에서 소정의기능으로 인터페이스 되는 인쇄회로기판을 제공하는데 있다.

또한, 본 발명의 다른 목적은, 소정의 기능을 가지는 인쇄회로기판을 하부 및 상부 반도체 칩의 사이에 삽입하여 적층함으로써, 다양한 종류의 반도체 칩을 간단하게 적층할 수 있는 반도체 칩의 적층 방법을 제공하는데 있다.

또, 본 발명의 다른 목적은, 반도체 칩의 적층시 파손 접속 불량이 발생되어도 일부 반도체 칩을 재 사용할 수 있는 반도체 칩의 적층 방법을 제공하는데 있다.

본 발명의 상기 및 그 이외의 목적과 신규한 특징에 대해서는, 본 명세서의 상세한 설명 및 첨부도면에서 명백해 질 것이다.

도 1은 본 발명의 반도체 칩의 적층 패키지 방법에 이용되는 반도체 칩의 리드 핀 위치를 나타낸 도면,

도 2는 TSOP 패키지 반도체 칩을 나타내는 도면으로서, (a)는 그 사시도, (b)는 그 단면도,

도 3은 종래의 기술에 의해 적층된 반도체 칩을 나타내는 도면으로서, (a)는 그 사시도, (b)는 그 단면도,

도 4는 종래의 다른 기술에 의해 적층된 반도체 칩을 나타내는 도면으로서, (a)는 그 사시도, (b)는 그 단면도,

도 5는 본 발명에 사용되는 인쇄회로기판의 상면 및 하면을 나타내는 도면,

도 6은 본 발명에 의해 적층된 반도체 칩의 평면도이다.

(도면의 주요 부분에 대한 부호의 설명)

20A 하부 반도체 칩, 20B 상부 반도체 칩,

50A 인쇄회로기판의 상면, 50B 인쇄회로기판의 하면,

52 회로패턴, 53 스루홀,

56 납땜 접합 점 50 인쇄회로기판(PCB 기판).

본 발명에서 개시되는 발명중 대표적인 것의 개요를 설명하면, 다음과 같다.

즉, 본 발명은 인쇄회로기판에 있어서, 상기 인쇄회로기판의 한쪽 면에 설치되어, 반도체 칩의 동작상태를 선택하는 칩 선택(/CS) 리드 핀과 다수의 준비된 예비 리드 핀을 전기적으로 연결하는 회로패턴과; 상기 인쇄회로기판의 상면 및 하면 단부에 설치되어 상기 반도체 칩의 리드 핀과 접합되는 납땜패드와; 상기 인쇄회로기판(50)을 관통하도록 형성되어 상기 납땜패드를 전기적으로 연결하는 스루홀을 포함하는 것을 특징으로 한다.

또, 상기 회로패턴은 적층되는 상기 반도체 칩의 칩 선택(/CS) 리드 핀을 서로 연결 및 단락시키고, 상기 반도체 칩을 동작 가능한 상태로 제어하는 소정의 리드 핀과 일치시키는 것을 특징으로 한다.

또한, 본 발명은 반도체 칩의 적층 방법에 있어서, 소정의 리드 핀이 형성된 하부 및 상부 반도체 칩과, 상기 하부 및 상부 반도체 칩에 형성된 리드 핀 중 칩 선택(/CS) 리드 핀과 다수의 예비 리드 핀들을 연결하는 회로패턴, 납땜패드 및 스루홀이 소정의 형태로 형성된 인쇄회로기판을 준비하는 준비공정과; 소정의 정렬장치를 이용하여 상기 하부 반도체 칩의 상면에 상기 인쇄회로기판을 적층하고, 그 위에 상기 상부 반도체 칩을 적층 하면서 정렬하는 정렬공정과; 소정의 납땜장치를 이용하여 상기 하부 및 상부 반도체 칩의 리드 핀과 상기 인쇄회로기판의 납땜패드를 접합하는 접합공정을 구비하는 것을 특징으로 한다.

또, 상기 접합공정에서는, 상기 인쇄회로기판의 상면 패드와 상기 상부 반도체 칩의 리드 핀 및 상기 인쇄회로기판의 하면 패드와 상기 하부 반도체 칩의 리드 핀은 각각 납땜 접합되는 것을 특징으로 한다.

이하, 도 5 및 도 6을 참조하여 본 발명의 적층 방법의 일실시예를 설명한다.

우선, 도 5에 나타내는 바와 같이, 절연성 기판을 준비하여 소정의 형태로 가공하여 인쇄회로기판(50)을 제조한다. 이어서, 소정의 패턴 형성장치를 이용하여 상기 인쇄회로기판(50)의 상면 및 하단 단부에 납땜패드(50A, 50B)를 각각 형성함과 동시에, 상기 인쇄회로기판(50)의 한쪽 면에만 소정의 회로패턴(52)을 형성한다.

다음에, 상기 인쇄회로기판(50)을 관통하는 소정 갯수의 스루홀(53)을 형성하여 소정의 기능을 가지는 인쇄회로기판(50)을 제작한다.

그리고, 소정의 반도체 칩 제조공정에 의해 리드 핀이 형성된 반도체 칩(20A)을 준비한다. 이때, 상기 인쇄회로기판(50)상에 형성된 회로패턴(52)은 상기 하부 및 상부 반도체 칩(20A)에 각각 형성된 리드 핀중 칩 선택(/CS) 리드 핀과 다수의 예비 리드 핀중 소정의 핀을 연결하고, 양면에 형성되는 납땜패드(50A, 50B)는 각각 상부 및 하부 반도체 칩과 연결되며, 스루홀(53)은 상기 납땜패드(50A, 50B) 즉 상기 상, 하부 반도체 칩의 리드 핀들을 전기적으로 연결한다(준비공정).

다음에, 상기 인쇄회로기판(50)의 상면 및 하면에 각각 형성된 납땜패드(50A, 50B)는, 소정의 납땜장치에 의해 상기 하부 및 상부 반도체 칩(20A)에 형성된 리드 핀과 납땜 접합된다. 또한, 상기 회로패턴(52)은 상기 상부 반도체 칩(20A)의 칩 선택(/CS) 리드 핀을 예비 리드 핀과 연결하여, 상부 반도체 칩(20A) 동작을 제어할 수 있도록 해주는 기능을 제공한다. 또, 상기 스루홀(53)은 상기 납땜패드(50A, 50B)를 전기적으로 연결한다.

이어서, 소정의 정렬장치를 이용하여 상기 하부 반도체 칩(20A)을 고정시킨 후, 그 위에 상기 인쇄회로기판(50)의 하면(50B)을 정렬시키면서 적층한다(정렬공정). 또, 상기 하부 반도체 칩(20A)의 리드 핀과 상기 인쇄회로기판(50)의 납땜패드(50B)를 납땜 접합한다(접합공정)(도 6).

다음에, 상기 인쇄회로기판(50)의 상면(50A)상에 상기 상부 반도체 칩(20A)을 정렬시키면서 적층한 후(정렬공정), 상기 상부 반도체 칩(20A)의 리드 핀과 상기 인쇄회로기판(50)의 상부 납땜패드(50A)를 납땜 접합한다.

상술한 바와 같이, 본 발명에 의하면, 다양한 종류의 반도체 칩의 적층시 리드 핀을 가공하는 각종 가공장치가 불필요하기 때문에, 적층 방법이 간단할 뿐만 아니라 리드 핀의 파손이나 접촉불량 시에도 어느 한쪽의 반도체만 교체하면 되기 때문에 반도체 칩의 낭비를 방지할 수 있다는 효과가 있다.

이상, 본 발명을 실시 예에 의거해서 상세히 설명하였지만, 본 발명은 상술한 실시 예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위 내에서 다양한 수정 및 변형이 가능하다. 예컨대, 본 발명은 TSOP형 리드 핀을 가진 반도체 칩 들 뿐만 아니라 다른 형태의 리드들을 가진 반도체 칩 예컨대, SOJ, QFP 등에도 적용할 수 있다. 또한, 상기 실시 예에서는 반도체 칩을 2층으로 적층 하였지만, 인쇄회로기판을 반도체 칩 사이에 삽입함으로써 3층, 4층 및 5층 등 다수의 층으로 적층할 수 있다.

Claims

인쇄회로기판에 있어서,

상기 인쇄회로기판(50)의 한쪽 면에 설치되어, 반도체 칩의 동작상태를 선택하는 칩 선택(/CS) 리드 핀과 다수의 준비된 예비 리드 핀을 전기적으로 연결하는 회로패턴(52)과;

상기 인쇄회로기판(50)의 상면 및 하면 단부에 설치되어 상기 반도체 칩의 리드 핀과 접합되는 납땜패드(50A, 50B)와;

상기 인쇄회로기판(50)을 관통하도록 형성되어 상기 납땜패드(50A, 50B)를 전기적으로 연결하는 스루홀을 포함하는 것을 특징으로 하는 인쇄회로기판.
제 1 항에 있어서,

상기 회로패턴(52)은 적층되는 상기 상부 반도체 칩의 칩 선택(/CS) 리드 핀 과 하부 반도체 칩의 선택(/CS) 리드 핀을 단락시키며, 상부 반도체 칩을 동작 가능한 상태로 제어하는 소정의 리드 핀과 일치시키는 것을 특징으로 하는 인쇄회로기판.
반도체 칩의 적층 패키지 방법에 있어서,

소정의 리드 핀이 형성된 하부 및 상부 반도체 칩(20A)과, 상기 하부 및 상부 반도체 칩(20A)에 형성된 리드 핀 중 칩 선택(/CS) 리드 핀과 다수의 예비 리드 핀들을 연결하는 회로패턴, 납땜패드 및 스루홀이 소정의 형태로 형성된 인쇄회로기판(60)을 준비하는 준비공정과;

소정의 정렬장치를 이용하여 상기 하부 반도체 칩(20A)의 상면에 상기 인쇄회로기판(50)을 적층하고, 그 위에 상기 상부 반도체 칩(20A)을 적층 하면서 정렬하는 정렬공정과;

소정의 납땜장치를 이용하여 상기 하부 및 상부 반도체 칩(20A)의 리드 핀과 상기 인쇄회로기판(50)의 납땜패드를 접합하는 접합공정을 구비하는 것을 특징으로 하는 반도체 칩의 적층 패키지 방법.
제 3 항에 있어서,

상기 납땜 접합공정에 있어서, 상기 인쇄회로기판(50)의 상면 패드(50A)와 상기 상부 반도체 칩(20A)의 리드 핀, 하면 패드(50B) 와 하부 반도체 칩(20A)의 리드 핀이 납땜 접합되는 것을 특징으로 하는 반도체 칩의 적층 패키지 방법.