JP2000299433A - 積層型パッケージフレーム - Google Patents
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Landscapes
- Combinations Of Printed Boards (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 積層型パッケージフレームを提供することを
目的とする。 【解決手段】 積層型パッケージフレーム４３０ａは、
第１のパッケージ基板４０４と第２のパッケージ基板４
０６との間のチップ保持表面４１４を取り囲む位置に設
けられた複数のはんだボール４１０を備えている。ここ
で、第１のパッケージ基板４０４は、はんだボール４１
０により第２のパッケージ基板４０６に電気的に結合さ
れている。あるいは、はんだボール４１０はピンとする
ことができる。この場合には、第２のパッケージ基板、
ピン、及び第１のパッケージ基板を互いに電気的に結合
するために、はんだ接合部が第２のパッケージ基板とピ
ンとの間に位置づけられている。積層型パッケージフレ
ームが、さらに、ボール格子配列はんだボール４１６と
いった複数のはんだボール４１２を備えている。はんだ
ボール４１２は、積層型パッケージフレームを他の回路
基板に電気的に結合するための導体である。
目的とする。 【解決手段】 積層型パッケージフレーム４３０ａは、
第１のパッケージ基板４０４と第２のパッケージ基板４
０６との間のチップ保持表面４１４を取り囲む位置に設
けられた複数のはんだボール４１０を備えている。ここ
で、第１のパッケージ基板４０４は、はんだボール４１
０により第２のパッケージ基板４０６に電気的に結合さ
れている。あるいは、はんだボール４１０はピンとする
ことができる。この場合には、第２のパッケージ基板、
ピン、及び第１のパッケージ基板を互いに電気的に結合
するために、はんだ接合部が第２のパッケージ基板とピ
ンとの間に位置づけられている。積層型パッケージフレ
ームが、さらに、ボール格子配列はんだボール４１６と
いった複数のはんだボール４１２を備えている。はんだ
ボール４１２は、積層型パッケージフレームを他の回路
基板に電気的に結合するための導体である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
フレームに関するものであり、より詳しくは、積層型パ
ッケージフレームに関するものである。
フレームに関するものであり、より詳しくは、積層型パ
ッケージフレームに関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路（ＩＣ）製品の製造は、（１）半導体ウェーハを用意
する段階と；（２）金属酸化物半導体トランジスタ及び
多層配線のような回路素子をウェーハ上に形成する段階
と；（３）製造されたチップをパッケージする段階（こ
れはＩＣ製品の製造の最終段階である。）から成る３段
階を有している。各チップはウェーハが損傷を受けるこ
とを防止するためにパッケージされる。これらのパッケ
ージは、ウェーハのチップをプリント回路基板（ＰＣ
Ｂ）あるいは他の各素子に電気的に結合させるための導
体（medium）として作用する。
路（ＩＣ）製品の製造は、（１）半導体ウェーハを用意
する段階と；（２）金属酸化物半導体トランジスタ及び
多層配線のような回路素子をウェーハ上に形成する段階
と；（３）製造されたチップをパッケージする段階（こ
れはＩＣ製品の製造の最終段階である。）から成る３段
階を有している。各チップはウェーハが損傷を受けるこ
とを防止するためにパッケージされる。これらのパッケ
ージは、ウェーハのチップをプリント回路基板（ＰＣ
Ｂ）あるいは他の各素子に電気的に結合させるための導
体（medium）として作用する。
【０００３】集積回路（ＩＣ）製品の製造の際に、ウェ
ーハが複数のチップに切断される。各チップは各ボンデ
ィング・パッドにより取り囲まれている。ボンディング
・パッドは、ウェーハテスト装置内で使用されるテスト
点として作用する。さらに、これらのボンディング・パ
ッドは、チップを他の各素子に電気的に結合させるため
の複数の端子と結合している。チップを他の素子に電気
的に結合させるための導体を結合させるように作用する
複数のワイヤまたは複数のバンプがなければならない。
ーハが複数のチップに切断される。各チップは各ボンデ
ィング・パッドにより取り囲まれている。ボンディング
・パッドは、ウェーハテスト装置内で使用されるテスト
点として作用する。さらに、これらのボンディング・パ
ッドは、チップを他の各素子に電気的に結合させるため
の複数の端子と結合している。チップを他の素子に電気
的に結合させるための導体を結合させるように作用する
複数のワイヤまたは複数のバンプがなければならない。
【０００４】図１に示すように、チップ１００は、ワイ
ヤボンディング（ＷＢ）により外部回路と電気的に結合
されている。特に、チップは、ゴールド線１０４あるい
はアルミニウム線を使って外部に電気的に結合され、チ
ップ１００の各ボンディング・パッドを複数の外部回路
と結合している。
ヤボンディング（ＷＢ）により外部回路と電気的に結合
されている。特に、チップは、ゴールド線１０４あるい
はアルミニウム線を使って外部に電気的に結合され、チ
ップ１００の各ボンディング・パッドを複数の外部回路
と結合している。
【０００５】図２に示すように、チップ２００が、ＴＡ
Ｂ（tape automated bonding）により複数の外部回路に
電気的に結合されている。図２において、各バンプ（図
示せず）が、複数のチップ・ボンディング・パッドとテ
ープウェーハキャリヤの各リード２０２との間の結合導
体として設けられている。
Ｂ（tape automated bonding）により複数の外部回路に
電気的に結合されている。図２において、各バンプ（図
示せず）が、複数のチップ・ボンディング・パッドとテ
ープウェーハキャリヤの各リード２０２との間の結合導
体として設けられている。
【０００６】図３に示すように、チップ３００が、フリ
ップチップ（ＦＣ）法にて、複数の外部回路に電気的に
結合されている。チップ３００の複数のボンディング・
パッドと回路基板の各適応電極との間には、複数のはん
だバンプ３０２が結合導体として使用されている。
ップチップ（ＦＣ）法にて、複数の外部回路に電気的に
結合されている。チップ３００の複数のボンディング・
パッドと回路基板の各適応電極との間には、複数のはん
だバンプ３０２が結合導体として使用されている。
【０００７】従来技術において、各チップはパッケージ
用ＰＣＢ上に実装されている。パッケージ製品の全体サ
イズを可能な限り小さなサイズに減じるために、マルチ
チップパッケージ（ＭＣＰ）技術が近年発展してきてい
る。
用ＰＣＢ上に実装されている。パッケージ製品の全体サ
イズを可能な限り小さなサイズに減じるために、マルチ
チップパッケージ（ＭＣＰ）技術が近年発展してきてい
る。
【０００８】ダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）といった通常の半導体記憶素子において、
各チップは、ＳＯＪ（small outline J-lead）技術ある
いはＴＳＯＰ（thin small outline package）技術によ
り通常パッケージされている。
（ＤＲＡＭ）といった通常の半導体記憶素子において、
各チップは、ＳＯＪ（small outline J-lead）技術ある
いはＴＳＯＰ（thin small outline package）技術によ
り通常パッケージされている。
【０００９】ＳＯＪ技術において、基板上の各チップ
は、複数の導線により各インラインリードに電気的に結
合されている。各種エポキシ樹脂といったいくつかの絶
縁材料が、各チップ、基板、及びインラインリードを被
覆してパッケージを作るために使用されている。複数の
アウトラインリードが、複数の外部素子と電気的に結合
するように露出されている。パッケージされた複数のチ
ップが、表面実装技術（ＳＭＴ）によりＰＣＢ上に実装
されている。ＳＭＴでは、パッケージの各アウトライン
リードとＰＣＢの各回路とが互いに電気的に結合されて
いる。
は、複数の導線により各インラインリードに電気的に結
合されている。各種エポキシ樹脂といったいくつかの絶
縁材料が、各チップ、基板、及びインラインリードを被
覆してパッケージを作るために使用されている。複数の
アウトラインリードが、複数の外部素子と電気的に結合
するように露出されている。パッケージされた複数のチ
ップが、表面実装技術（ＳＭＴ）によりＰＣＢ上に実装
されている。ＳＭＴでは、パッケージの各アウトライン
リードとＰＣＢの各回路とが互いに電気的に結合されて
いる。
【００１０】ＳＩＭＭ（single in-line memory）、Ｄ
ＩＭＭ（dual in-line memory module）、及びＲＩＭＭ
（rambus in-line memory module）といったチップモジ
ュールが、前出の項にて記載した各種技術を使用して組
み立て可能である。チップモジュールは回路基板のソケ
ット内に挿入される。回路基板は、コンピュータといっ
た電装ユニット内に装着される。挿入されたチップモジ
ュールは、チップモジュールの金属電極を電装の基板に
結合させることでセットアップされる。
ＩＭＭ（dual in-line memory module）、及びＲＩＭＭ
（rambus in-line memory module）といったチップモジ
ュールが、前出の項にて記載した各種技術を使用して組
み立て可能である。チップモジュールは回路基板のソケ
ット内に挿入される。回路基板は、コンピュータといっ
た電装ユニット内に装着される。挿入されたチップモジ
ュールは、チップモジュールの金属電極を電装の基板に
結合させることでセットアップされる。
【００１１】チップモジュールの製造は、まずチップの
パッケージ、次にＰＣＢ上へのチップの取り付けを備え
る。この過程は、複雑であり、かつ経費がかかるもので
ある。さらに、チップモジュールのサイズが大きいの
で、パッケージ密度を向上させることは難しい。このよ
うな問題点により、多くの超小型電子製品を開発するこ
とが制限されている。
パッケージ、次にＰＣＢ上へのチップの取り付けを備え
る。この過程は、複雑であり、かつ経費がかかるもので
ある。さらに、チップモジュールのサイズが大きいの
で、パッケージ密度を向上させることは難しい。このよ
うな問題点により、多くの超小型電子製品を開発するこ
とが制限されている。
【００１２】
【課題を解決するための手段】本発明は、パッケージ密
度を向上させるための積層型パッケージフレームを提供
する。積層型パッケージフレームは、チップ支持部とし
て作用するためのチップ保持表面を有する第１のパッケ
ージ基板を備えている。少なくとも１つの第２のパッケ
ージ基板が、第１のパッケージ基板上に積層されてい
る。ここで、第２のパッケージ基板は、第１のパッケー
ジ基板と平行に配置されている。複数のチップがチップ
保持表面及び第２のパッケージ基板上に位置づけられて
いる。第１のパッケージ樹脂と第２のパッケージ樹脂と
いった複数のパッケージ材料が、チップを被覆するため
にそれぞれチップ保持表面及び第２のパッケージ基板上
に位置づけられている。複数のはんだボールまたははん
だピンといった複数の導体が、第１のパッケージ基板と
第２のパッケージ基板との間のチップ保持表面を取り囲
む位置に設けられている。ここで、第１のパッケージ基
板は、複数のはんだボールやはんだピンといった複数の
導体により第２のパッケージ基板に電気的に結合され、
これにより各基板の異なる層上の各チップ間で所望の結
合が達成されている。さらに、複数の導体は、通常、各
基板の下方層に属するパッケージ材料と接触しない第２
のパッケージ基板を保持するための機械的支持対象物で
あることが分かる。
度を向上させるための積層型パッケージフレームを提供
する。積層型パッケージフレームは、チップ支持部とし
て作用するためのチップ保持表面を有する第１のパッケ
ージ基板を備えている。少なくとも１つの第２のパッケ
ージ基板が、第１のパッケージ基板上に積層されてい
る。ここで、第２のパッケージ基板は、第１のパッケー
ジ基板と平行に配置されている。複数のチップがチップ
保持表面及び第２のパッケージ基板上に位置づけられて
いる。第１のパッケージ樹脂と第２のパッケージ樹脂と
いった複数のパッケージ材料が、チップを被覆するため
にそれぞれチップ保持表面及び第２のパッケージ基板上
に位置づけられている。複数のはんだボールまたははん
だピンといった複数の導体が、第１のパッケージ基板と
第２のパッケージ基板との間のチップ保持表面を取り囲
む位置に設けられている。ここで、第１のパッケージ基
板は、複数のはんだボールやはんだピンといった複数の
導体により第２のパッケージ基板に電気的に結合され、
これにより各基板の異なる層上の各チップ間で所望の結
合が達成されている。さらに、複数の導体は、通常、各
基板の下方層に属するパッケージ材料と接触しない第２
のパッケージ基板を保持するための機械的支持対象物で
あることが分かる。
【００１３】第１のパッケージ基板は、セラミックス材
料、エポキシ−ガラス布複合樹脂、ビスマレイミドトリ
アジン樹脂、ポリイミド、及びこれらの化合物を含む一
群の材料のうちから選択された一つの材料から成ってい
る。通常、第２のパッケージ基板はポリイミドから成っ
ている。
料、エポキシ−ガラス布複合樹脂、ビスマレイミドトリ
アジン樹脂、ポリイミド、及びこれらの化合物を含む一
群の材料のうちから選択された一つの材料から成ってい
る。通常、第２のパッケージ基板はポリイミドから成っ
ている。
【００１４】多くのパッケージは、本発明にて記載され
た積層型パッケージフレームを使用することで、３次元
構成で互いに積層することが可能である。よって、積層
型パッケージフレームは、パッケージ密度を向上させ、
かつチップモジュールの作動速度を向上させるマルチチ
ップモジュールパッケージである。さらに、複数の積層
型パッケージフレームの厚さ及び重量は、ポリイミドと
いった軽い材料から成るパッケージ基板を使用すること
で、減少している。
た積層型パッケージフレームを使用することで、３次元
構成で互いに積層することが可能である。よって、積層
型パッケージフレームは、パッケージ密度を向上させ、
かつチップモジュールの作動速度を向上させるマルチチ
ップモジュールパッケージである。さらに、複数の積層
型パッケージフレームの厚さ及び重量は、ポリイミドと
いった軽い材料から成るパッケージ基板を使用すること
で、減少している。
【００１５】
【発明の実施の形態】前述の一般的記載及び以下の詳細
な説明は、例示的かつ単に説明的なものであり、かつ本
発明を制限するものではなく、本発明はクレームされた
ように解釈されるべきことは理解されよう。
な説明は、例示的かつ単に説明的なものであり、かつ本
発明を制限するものではなく、本発明はクレームされた
ように解釈されるべきことは理解されよう。
【００１６】
【発明の実施の形態】本発明は、添付の図面を参照し
て、以下の好ましい実施形態の詳細な説明を読むこと
で、より充分に理解されよう。図１は、ワイヤ・ボンデ
ィング（ＷＢ）により複数の外部回路に電気的に結合さ
れたチップを示している。図２は、ＴＡＢ（tape autom
ated bonding）により複数の外部回路に電気的に結合さ
れたチップを示している。図３は、フリップチップ（Ｆ
Ｃ）法により複数の外部回路に電気的に結合されたチッ
プを示している。図４は、好ましい第１実施形態による
一積層型パッケージフレームの概略断面図である。図５
は、好ましい第１実施形態による別の積層型パッケージ
フレームの概略断面図である。図６は、本発明の第１実
施形態による一積層型ＢＧＡパッケージフレームを示す
上面図である。図７は、本発明の第１実施形態による別
の積層型ＢＧＡパッケージフレームを示す上面図であ
る。図８は、好ましい第２実施形態による一積層型パッ
ケージフレームの概略断面図である。図９は、好ましい
第２実施形態による別の積層型パッケージフレームの概
略断面図である。図１０は、好ましい第２実施形態によ
るさらに別の積層型パッケージフレームの概略断面図で
ある。図１１は、本発明の第２実施形態による一積層型
ＢＧＡパッケージフレームを示す上平面図である。図１
２は、本発明の第２実施形態による別の積層型ＢＧＡパ
ッケージフレームを示す上平面図である。
て、以下の好ましい実施形態の詳細な説明を読むこと
で、より充分に理解されよう。図１は、ワイヤ・ボンデ
ィング（ＷＢ）により複数の外部回路に電気的に結合さ
れたチップを示している。図２は、ＴＡＢ（tape autom
ated bonding）により複数の外部回路に電気的に結合さ
れたチップを示している。図３は、フリップチップ（Ｆ
Ｃ）法により複数の外部回路に電気的に結合されたチッ
プを示している。図４は、好ましい第１実施形態による
一積層型パッケージフレームの概略断面図である。図５
は、好ましい第１実施形態による別の積層型パッケージ
フレームの概略断面図である。図６は、本発明の第１実
施形態による一積層型ＢＧＡパッケージフレームを示す
上面図である。図７は、本発明の第１実施形態による別
の積層型ＢＧＡパッケージフレームを示す上面図であ
る。図８は、好ましい第２実施形態による一積層型パッ
ケージフレームの概略断面図である。図９は、好ましい
第２実施形態による別の積層型パッケージフレームの概
略断面図である。図１０は、好ましい第２実施形態によ
るさらに別の積層型パッケージフレームの概略断面図で
ある。図１１は、本発明の第２実施形態による一積層型
ＢＧＡパッケージフレームを示す上平面図である。図１
２は、本発明の第２実施形態による別の積層型ＢＧＡパ
ッケージフレームを示す上平面図である。
【００１７】＜第１実施形態＞図４及び図５は、好まし
い第１実施形態による２つの異なる積層型パッケージフ
レームの概略断面図である。
い第１実施形態による２つの異なる積層型パッケージフ
レームの概略断面図である。
【００１８】図４に示すように、積層型パッケージフレ
ーム４３０ａは、チップ支持部として作用するチップ保
持表面４１４を有する第１のパッケージ基板４０４を備
えている。第２のパッケージ基板４０６が第１のパッケ
ージ基板４０４上に積層されている。ここで、第２のパ
ッケージ基板４０６は、第１のパッケージ基板４０４と
平行に配置されている。複数のチップ４００がチップ保
持表面４１４及び第２のパッケージ基板４０６上に位置
づけられている。チップ保持表面４１４及び第２のパッ
ケージ基板４０６は、それぞれ少なくとも一つのチップ
４００を有することが可能である。複数のチップ４００
は、（ワイヤ、ＴＡＢ、あるいはバンプにより）第１の
パッケージ基板４０４と第２のパッケージ基板４０６に
それぞれ電気的に結合している。第１のパッケージ樹脂
４０２及び第２のパッケージ樹脂４０２ａといった複数
のパッケージ材料が、複数のチップ４００を被覆するた
め、それぞれチップ保持表面４１４及び第２のパッケー
ジ基板４０６上に位置づけられている。複数のはんだボ
ール４１０といった複数の導電体４１０が、第１のパッ
ケージ基板４０４と第２のパッケージ基板４０６との間
にてチップ保持表面４１４上の第１のパッケージ樹脂４
０２を取り囲む位置に設けられている。複数の導電体４
１０は、第２のパッケージ基板４０６を保持するための
支持構造部として作用し、かつ第１のパッケージ基板４
０４が、複数の導電体４１０により、所望の結合方法に
従って、第２のパッケージ基板４０６に電気的に結合可
能とされている。通常、第２のパッケージ基板４０６
は、導電体４１０のために、第１のパッケージ樹脂４０
２と接触していない。
ーム４３０ａは、チップ支持部として作用するチップ保
持表面４１４を有する第１のパッケージ基板４０４を備
えている。第２のパッケージ基板４０６が第１のパッケ
ージ基板４０４上に積層されている。ここで、第２のパ
ッケージ基板４０６は、第１のパッケージ基板４０４と
平行に配置されている。複数のチップ４００がチップ保
持表面４１４及び第２のパッケージ基板４０６上に位置
づけられている。チップ保持表面４１４及び第２のパッ
ケージ基板４０６は、それぞれ少なくとも一つのチップ
４００を有することが可能である。複数のチップ４００
は、（ワイヤ、ＴＡＢ、あるいはバンプにより）第１の
パッケージ基板４０４と第２のパッケージ基板４０６に
それぞれ電気的に結合している。第１のパッケージ樹脂
４０２及び第２のパッケージ樹脂４０２ａといった複数
のパッケージ材料が、複数のチップ４００を被覆するた
め、それぞれチップ保持表面４１４及び第２のパッケー
ジ基板４０６上に位置づけられている。複数のはんだボ
ール４１０といった複数の導電体４１０が、第１のパッ
ケージ基板４０４と第２のパッケージ基板４０６との間
にてチップ保持表面４１４上の第１のパッケージ樹脂４
０２を取り囲む位置に設けられている。複数の導電体４
１０は、第２のパッケージ基板４０６を保持するための
支持構造部として作用し、かつ第１のパッケージ基板４
０４が、複数の導電体４１０により、所望の結合方法に
従って、第２のパッケージ基板４０６に電気的に結合可
能とされている。通常、第２のパッケージ基板４０６
は、導電体４１０のために、第１のパッケージ樹脂４０
２と接触していない。
【００１９】第１パッケージ基板４０４は、例えば、セ
ラミックス、エポキシ−ガラス布複合樹脂（ＦＲ−４，
ＦＲ−５）、ビスマレイミドトリアジン樹脂（ＢＴ）、
ポリイミド、あるいはこれらの化合物を有するが、第２
パッケージ基板４０６はポリイミドを有することが望ま
しい。第１のパッケージ基板４０４及び第２のパッケー
ジ基板４０６は、それぞれ各パッケージ基板の上面及び
下面上に位置した電気回路パターン（図示せず）を有し
ている。
ラミックス、エポキシ−ガラス布複合樹脂（ＦＲ−４，
ＦＲ−５）、ビスマレイミドトリアジン樹脂（ＢＴ）、
ポリイミド、あるいはこれらの化合物を有するが、第２
パッケージ基板４０６はポリイミドを有することが望ま
しい。第１のパッケージ基板４０４及び第２のパッケー
ジ基板４０６は、それぞれ各パッケージ基板の上面及び
下面上に位置した電気回路パターン（図示せず）を有し
ている。
【００２０】さらに、第１パッケージ基板４０４は、は
んだボール保持表面４１６を備えている。さらに、積層
型パッケージフレーム４３０ａは、はんだボール保持表
面４１６に結合されたボール格子配列はんだボール（ba
ll-grid array solder ball）４１２といった複数のは
んだボールを備えている。ボール格子配列はんだボール
４１２は、積層型パッケージフレーム４３０ａを他の回
路基板に電気的に結合するための導体である。
んだボール保持表面４１６を備えている。さらに、積層
型パッケージフレーム４３０ａは、はんだボール保持表
面４１６に結合されたボール格子配列はんだボール（ba
ll-grid array solder ball）４１２といった複数のは
んだボールを備えている。ボール格子配列はんだボール
４１２は、積層型パッケージフレーム４３０ａを他の回
路基板に電気的に結合するための導体である。
【００２１】チップ保持表面４１４と第２のパッケージ
基板４０６とは、さらに、複数のボールパッド４０８を
備えている。いくつかのボールパッド４０８は、基板４
０６，４０６上（通常、基板の周縁）に位置している。
導電体４１０が積層用に形成されているので、第１のパ
ッケージ基板４０４は、第２のパッケージ基板４０６に
電気的に結合されている。いくつかのボールパッド４０
８も、次の第２のパッケージ基板４０６（連続して形成
されたもので、後ほど詳細に記載する）に電気的に結合
するための第２のパッケージ基板４０６の上面及び下面
上に、位置づけられている。
基板４０６とは、さらに、複数のボールパッド４０８を
備えている。いくつかのボールパッド４０８は、基板４
０６，４０６上（通常、基板の周縁）に位置している。
導電体４１０が積層用に形成されているので、第１のパ
ッケージ基板４０４は、第２のパッケージ基板４０６に
電気的に結合されている。いくつかのボールパッド４０
８も、次の第２のパッケージ基板４０６（連続して形成
されたもので、後ほど詳細に記載する）に電気的に結合
するための第２のパッケージ基板４０６の上面及び下面
上に、位置づけられている。
【００２２】図４の概略的特徴点が以下で要約されてい
る。第１のパッケージ基板４０４、第１のパッケージ基
板４０４に隣接した第１のパッケージ樹脂４０２、及び
第１のパッケージ樹脂４０２により被覆された複数のチ
ップ４００は、互いに、第１のパッケージ４０７として
作用する。第２のパッケージ基板４０６、第２のパッケ
ージ基板４０６に隣接した第２のパッケージ樹脂４０２
ａ、及び第２のパッケージ樹脂４０６により被覆された
複数のチップ４００は、互いに、第２のパッケージ４０
９ａとして作用する。パッケージ４０７，４０９ａは、
それぞれ少なくとも一つのチップ４００を備えている。
る。第１のパッケージ基板４０４、第１のパッケージ基
板４０４に隣接した第１のパッケージ樹脂４０２、及び
第１のパッケージ樹脂４０２により被覆された複数のチ
ップ４００は、互いに、第１のパッケージ４０７として
作用する。第２のパッケージ基板４０６、第２のパッケ
ージ基板４０６に隣接した第２のパッケージ樹脂４０２
ａ、及び第２のパッケージ樹脂４０６により被覆された
複数のチップ４００は、互いに、第２のパッケージ４０
９ａとして作用する。パッケージ４０７，４０９ａは、
それぞれ少なくとも一つのチップ４００を備えている。
【００２３】さらに、積層型パッケージフレーム４３０
ａは、複数のはんだボール４１０を備えている。第１の
パッケージ４０７を第２のパッケージ４０９ａに電気的
に結合するために、複数のはんだボール４１０が、第１
のパッケージ基板４０４の各ボールパッド４０８と第２
のパッケージ基板４０６の各ボールパッド４０８との間
に、位置づけられている。
ａは、複数のはんだボール４１０を備えている。第１の
パッケージ４０７を第２のパッケージ４０９ａに電気的
に結合するために、複数のはんだボール４１０が、第１
のパッケージ基板４０４の各ボールパッド４０８と第２
のパッケージ基板４０６の各ボールパッド４０８との間
に、位置づけられている。
【００２４】ボール格子配列はんだボール４１２を備え
る積層型パッケージフレーム４３０ａは、積層型ＢＧＡ
（ボール格子配列）パッケージフレームとして作用す
る。第１のパッケージ基板４０４のはんだボール保持表
面４１６に結合された複数のボール格子配列はんだボー
ル４１２は、積層型パッケージフレーム４３０ａを複数
の外部回路基板（図示せず）に電気的に結合するための
導体として作用する。
る積層型パッケージフレーム４３０ａは、積層型ＢＧＡ
（ボール格子配列）パッケージフレームとして作用す
る。第１のパッケージ基板４０４のはんだボール保持表
面４１６に結合された複数のボール格子配列はんだボー
ル４１２は、積層型パッケージフレーム４３０ａを複数
の外部回路基板（図示せず）に電気的に結合するための
導体として作用する。
【００２５】さらに、図４の構造は積層型構造を有する
ことに適用することができる。図５に示すように、第２
のパッケージ４０９ａと同様に、第２のパッケージ４０
９ａと実質的に同様の一つあるいは二つ以上のパッケー
ジ４０９ｂが、第２のパッケージ４０９ａ上に連続して
位置づけられている。積層型パッケージフレーム４３０
ａ及びパッケージ４０９ｂ上に連続して位置づけられた
複数のパッケージ４０９ｂは、互いに別の積層型パッケ
ージフレーム４３０ｂとして作用する。複数のボールパ
ッド４０８は、積層構造における各第２のパッケージ基
板４０６の両表面に形成されており、このため第２のパ
ッケージ基板４０６の異なる各層間が結合される。
ことに適用することができる。図５に示すように、第２
のパッケージ４０９ａと同様に、第２のパッケージ４０
９ａと実質的に同様の一つあるいは二つ以上のパッケー
ジ４０９ｂが、第２のパッケージ４０９ａ上に連続して
位置づけられている。積層型パッケージフレーム４３０
ａ及びパッケージ４０９ｂ上に連続して位置づけられた
複数のパッケージ４０９ｂは、互いに別の積層型パッケ
ージフレーム４３０ｂとして作用する。複数のボールパ
ッド４０８は、積層構造における各第２のパッケージ基
板４０６の両表面に形成されており、このため第２のパ
ッケージ基板４０６の異なる各層間が結合される。
【００２６】図６及び図７は、本発明の第１実施形態に
よる積層型ＢＧＡパッケージフレームを示す上面図であ
る。図６に示すように、電気的結合事情及び望ましい結
合端子数に従って、複数のボールパッド４０８（図４及
び図５に示されている）上に位置づけられた複数のはん
だボール４１０が、第１のパッケージ樹脂４０２を取り
囲む実質的に正方形リング状に配置されている。あるい
は、複数のボール４１０は、図７に示すように、実質的
に同一中心の複数の正方形リング状に配置することが可
能である。第１実施形態の範囲が配置タイプに限られな
いことは理解されよう。反対に、この範囲は種々の変形
及び同様な構成を含んでいる。
よる積層型ＢＧＡパッケージフレームを示す上面図であ
る。図６に示すように、電気的結合事情及び望ましい結
合端子数に従って、複数のボールパッド４０８（図４及
び図５に示されている）上に位置づけられた複数のはん
だボール４１０が、第１のパッケージ樹脂４０２を取り
囲む実質的に正方形リング状に配置されている。あるい
は、複数のボール４１０は、図７に示すように、実質的
に同一中心の複数の正方形リング状に配置することが可
能である。第１実施形態の範囲が配置タイプに限られな
いことは理解されよう。反対に、この範囲は種々の変形
及び同様な構成を含んでいる。
【００２７】＜第２実施形態＞図８〜図１０は、好まし
い第２実施形態による３つの異なる積層型パッケージフ
レームの概略断面図である。
い第２実施形態による３つの異なる積層型パッケージフ
レームの概略断面図である。
【００２８】図８に示すように、積層型パッケージフレ
ーム５３０ａは、ピン保持表面５１４を有する第１のパ
ッケージ基板５０４を備えている。第２のパッケージ基
板５０６は、第１のパッケージ基板５０４上に積層して
いる。ここで、第２のパッケージ基板５０６は、第１の
パッケージ基板５０４と平行に配置されている。複数の
チップ５００が、ピン保持表面５１４及び第２のパッケ
ージ基板５０６上に位置づけられている。複数のチップ
５００が、第１のパッケージ基板５０４及び第２のパッ
ケージ基板５０６に（ワイヤ、ＴＡＢ、あるいはバンプ
により）それぞれ電気的に結合されている。第１のパッ
ケージ樹脂５０２及び第２のパッケージ樹脂５０２ａと
いった複数のパッケージ材料が、複数のチップ５００を
被覆するように、ピン保持表面５１４及び第２のパッケ
ージ基板５０６上に位置づけられている。複数のピン５
１０が、第１のパッケージ基板５０４と第２のパッケー
ジ基板５０６との間のピン保持表面５１４の周囲上に位
置している。ここで、第１のパッケージ基板５０４は、
複数のピン５１０により、第２のパッケージ基板５０６
と連続して結合されている。複数のピン５１０は互いに
支持フレームとして作用し、複数のはんだ接合部５０８
を介して、第２のパッケージ基板５０６を保持してい
る。これらのはんだ接合部は、第２のパッケージ基板５
０６上に位置づけられ、複数のピン５１０と第２のパッ
ケージ基板５０６とをはんだ付けする。このはんだ付け
結合力が、第２のパッケージ基板５０６を保持するため
に使われる。
ーム５３０ａは、ピン保持表面５１４を有する第１のパ
ッケージ基板５０４を備えている。第２のパッケージ基
板５０６は、第１のパッケージ基板５０４上に積層して
いる。ここで、第２のパッケージ基板５０６は、第１の
パッケージ基板５０４と平行に配置されている。複数の
チップ５００が、ピン保持表面５１４及び第２のパッケ
ージ基板５０６上に位置づけられている。複数のチップ
５００が、第１のパッケージ基板５０４及び第２のパッ
ケージ基板５０６に（ワイヤ、ＴＡＢ、あるいはバンプ
により）それぞれ電気的に結合されている。第１のパッ
ケージ樹脂５０２及び第２のパッケージ樹脂５０２ａと
いった複数のパッケージ材料が、複数のチップ５００を
被覆するように、ピン保持表面５１４及び第２のパッケ
ージ基板５０６上に位置づけられている。複数のピン５
１０が、第１のパッケージ基板５０４と第２のパッケー
ジ基板５０６との間のピン保持表面５１４の周囲上に位
置している。ここで、第１のパッケージ基板５０４は、
複数のピン５１０により、第２のパッケージ基板５０６
と連続して結合されている。複数のピン５１０は互いに
支持フレームとして作用し、複数のはんだ接合部５０８
を介して、第２のパッケージ基板５０６を保持してい
る。これらのはんだ接合部は、第２のパッケージ基板５
０６上に位置づけられ、複数のピン５１０と第２のパッ
ケージ基板５０６とをはんだ付けする。このはんだ付け
結合力が、第２のパッケージ基板５０６を保持するため
に使われる。
【００２９】第１のパッケージ基板５０４は随意にＢＧ
Ａパッケージ基板とすることができ、通常、セラミック
ス材料、エポキシ−ガラス布複合樹脂（ＦＲ−４，ＦＲ
−５）、ビスマレイミドトリアジン樹脂（ＢＴ）、ある
いはこれらの化合物から成っている。第２のパッケージ
基板５０６は、通常、エポキシ−ガラス布複合樹脂（Ｆ
Ｒ−４，ＦＲ−５）、ビスマレイミドトリアジン樹脂
（ＢＴ）、ポリイミド、あるいはこれらの化合物から成
っている。好ましくは、第２のパッケージ基板５０６
は、ポリイミドから成っている。第１のパッケージ基板
５０４及び第２のパッケージ基板５０６は、それぞれ各
パッケージ基板の上面及び下面に位置づけられた電気回
路パターン（図示せず）を有している。
Ａパッケージ基板とすることができ、通常、セラミック
ス材料、エポキシ−ガラス布複合樹脂（ＦＲ−４，ＦＲ
−５）、ビスマレイミドトリアジン樹脂（ＢＴ）、ある
いはこれらの化合物から成っている。第２のパッケージ
基板５０６は、通常、エポキシ−ガラス布複合樹脂（Ｆ
Ｒ−４，ＦＲ−５）、ビスマレイミドトリアジン樹脂
（ＢＴ）、ポリイミド、あるいはこれらの化合物から成
っている。好ましくは、第２のパッケージ基板５０６
は、ポリイミドから成っている。第１のパッケージ基板
５０４及び第２のパッケージ基板５０６は、それぞれ各
パッケージ基板の上面及び下面に位置づけられた電気回
路パターン（図示せず）を有している。
【００３０】さらに、第１のパッケージ基板５０４は、
はんだボール保持表面５１６を備えている。積層型パッ
ケージフレーム５３０ａは、さらに、はんだボール保持
表面５１６に結合された複数のボール格子配列はんだボ
ール５１２といった複数のはんだボールを備えている。
複数のボール格子配列はんだボール５１２は、積層型パ
ッケージフレーム５３０ａを複数の他の回路基板に結合
するための導体である。
はんだボール保持表面５１６を備えている。積層型パッ
ケージフレーム５３０ａは、さらに、はんだボール保持
表面５１６に結合された複数のボール格子配列はんだボ
ール５１２といった複数のはんだボールを備えている。
複数のボール格子配列はんだボール５１２は、積層型パ
ッケージフレーム５３０ａを複数の他の回路基板に結合
するための導体である。
【００３１】ピン保持表面５１４及び第２のパッケージ
基板５０６は、さらに、複数のはんだ接合部５０８を備
えている。はんだ接合部５０８のなかには、第１のパッ
ケージ基板５０４を第２のパッケージ基板５０６に電気
的に結合するためにチップ保持表面５１４を取り囲む位
置に設けられたものもある。他のはんだ接合部５０８
は、第１のパッケージ基板５０４と、この基板に連続し
て位置づけられた別のパッケージ基板とを電気的に結合
するための第２のパッケージ基板５０６上に位置してい
る。
基板５０６は、さらに、複数のはんだ接合部５０８を備
えている。はんだ接合部５０８のなかには、第１のパッ
ケージ基板５０４を第２のパッケージ基板５０６に電気
的に結合するためにチップ保持表面５１４を取り囲む位
置に設けられたものもある。他のはんだ接合部５０８
は、第１のパッケージ基板５０４と、この基板に連続し
て位置づけられた別のパッケージ基板とを電気的に結合
するための第２のパッケージ基板５０６上に位置してい
る。
【００３２】第１のパッケージ基板５０４、第１のパッ
ケージ基板５０４に隣接した第１のパッケージ樹脂５０
２、及び第１のパッケージ樹脂５０２により被覆された
複数のチップ５００は、互いに第１のパッケージ５０７
として作用する。第２のパッケージ基板５０６、第２の
パッケージ基板５０６に隣接した第２のパッケージ樹脂
５０３ａ、及び第２のパッケージ樹脂５０６により被覆
された複数のチップ５００は、互いに第２のパッケージ
５０９ａとして作用する。各パッケージ５０７，５０９
ａは、複数のチップ５００のうち少なくとも一つのチッ
プを備えている。
ケージ基板５０４に隣接した第１のパッケージ樹脂５０
２、及び第１のパッケージ樹脂５０２により被覆された
複数のチップ５００は、互いに第１のパッケージ５０７
として作用する。第２のパッケージ基板５０６、第２の
パッケージ基板５０６に隣接した第２のパッケージ樹脂
５０３ａ、及び第２のパッケージ樹脂５０６により被覆
された複数のチップ５００は、互いに第２のパッケージ
５０９ａとして作用する。各パッケージ５０７，５０９
ａは、複数のチップ５００のうち少なくとも一つのチッ
プを備えている。
【００３３】さらに、積層型パッケージフレーム５３０
ａは、複数のピン５１０を備えている。第１のパッケー
ジ５０７を第２のパッケージ５０９ａに電気的に結合さ
せるために、複数のピン５１０は、第１のパッケージ基
板５０４の複数のはんだ接合部５０８と、第２のパッケ
ージ基板５０６の複数のはんだ接合部５０８との間の結
合導体として作用する。
ａは、複数のピン５１０を備えている。第１のパッケー
ジ５０７を第２のパッケージ５０９ａに電気的に結合さ
せるために、複数のピン５１０は、第１のパッケージ基
板５０４の複数のはんだ接合部５０８と、第２のパッケ
ージ基板５０６の複数のはんだ接合部５０８との間の結
合導体として作用する。
【００３４】複数のボール格子配列はんだボール５１２
を備えた積層型パッケージフレーム５３０ａは、積層型
ＢＧＡ（ボール格子配列）パッケージフレームとして作
用する。第１のパッケージ基板５０４のはんだボール保
持表面５１６に結合された複数のボール格子配列はんだ
ボール５１２は、積層型パッケージフレーム５３０ａを
複数の外部回路基板（図示せず）に電気的に結合させる
ための導体として作用する。
を備えた積層型パッケージフレーム５３０ａは、積層型
ＢＧＡ（ボール格子配列）パッケージフレームとして作
用する。第１のパッケージ基板５０４のはんだボール保
持表面５１６に結合された複数のボール格子配列はんだ
ボール５１２は、積層型パッケージフレーム５３０ａを
複数の外部回路基板（図示せず）に電気的に結合させる
ための導体として作用する。
【００３５】図９に示すように、第２のパッケージ５０
９ａと同様に、第２のパッケージ５０９ａと実質的に同
様な一つあるいは二つ以上のパッケージ５０９ｂが、第
２のパッケージ５０９ａ上に連続的に位置づけられてい
る。積層型パッケージフレーム５３０ａと実質的に該積
層型パッケージフレーム５３０ａ上に位置づけられた複
数のパッケージ５０９ｂとが、別の積層型パッケージフ
レーム５３０ｂとして作用する。
９ａと同様に、第２のパッケージ５０９ａと実質的に同
様な一つあるいは二つ以上のパッケージ５０９ｂが、第
２のパッケージ５０９ａ上に連続的に位置づけられてい
る。積層型パッケージフレーム５３０ａと実質的に該積
層型パッケージフレーム５３０ａ上に位置づけられた複
数のパッケージ５０９ｂとが、別の積層型パッケージフ
レーム５３０ｂとして作用する。
【００３６】図１０を参照すると、２つのパッケージ５
０９ｃを有する別の積層型パッケージフレーム５３０ｃ
が示されている。積層型パッケージフレーム５３０ｃは
複数のパッケージ５０９ｃ（これらのパッケージ５０９
ｃは第２のパッケージ５０９ａ（図８及び図９に示し
た）と実質的に同様である。）を備えている。積層型パ
ッケージフレーム５３０ｃは、さらに、上面にピン保持
表面５１４ｃを有しかつ下面にはんだボール保持表面５
１６ｃを有する基板５０４ｃを備えている。はんだボー
ル保持表面５１６ｃに結合された複数のＧＢＡはんだボ
ール５１２がある。基板５０４ｃは、基板に隣接したチ
ップを有さないという点において、他の複数のパッケー
ジ基板とは異なっている。複数のパッケージ５０９ｃの
下方の基板５０４ｃは、複数のピン５１０ｃにより複数
のパッケージに連続して結合している。
０９ｃを有する別の積層型パッケージフレーム５３０ｃ
が示されている。積層型パッケージフレーム５３０ｃは
複数のパッケージ５０９ｃ（これらのパッケージ５０９
ｃは第２のパッケージ５０９ａ（図８及び図９に示し
た）と実質的に同様である。）を備えている。積層型パ
ッケージフレーム５３０ｃは、さらに、上面にピン保持
表面５１４ｃを有しかつ下面にはんだボール保持表面５
１６ｃを有する基板５０４ｃを備えている。はんだボー
ル保持表面５１６ｃに結合された複数のＧＢＡはんだボ
ール５１２がある。基板５０４ｃは、基板に隣接したチ
ップを有さないという点において、他の複数のパッケー
ジ基板とは異なっている。複数のパッケージ５０９ｃの
下方の基板５０４ｃは、複数のピン５１０ｃにより複数
のパッケージに連続して結合している。
【００３７】図１１及び図１２は、本発明の第２実施形
態による積層型ＢＧＡパッケージフレームを示す上面図
である。図１１に示すように、電気的結合事情及び望ま
しい結合端子数に従って、複数のはんだ接合部５０８
（図８及び図９に示した）に位置した複数のピン５１０
が、第１のパッケージ樹脂５０２を取り囲む実質的に正
方形リング状に配置されている。あるいは、複数のピン
５１０は、図１２に示すように、実質的に同一中心の複
数の正方形リング状に配置することができる。第２実施
形態の範囲は、配置のタイプに限定されないことは理解
できる。反対に、種々の変更及び同様な構成を含んでい
る。
態による積層型ＢＧＡパッケージフレームを示す上面図
である。図１１に示すように、電気的結合事情及び望ま
しい結合端子数に従って、複数のはんだ接合部５０８
（図８及び図９に示した）に位置した複数のピン５１０
が、第１のパッケージ樹脂５０２を取り囲む実質的に正
方形リング状に配置されている。あるいは、複数のピン
５１０は、図１２に示すように、実質的に同一中心の複
数の正方形リング状に配置することができる。第２実施
形態の範囲は、配置のタイプに限定されないことは理解
できる。反対に、種々の変更及び同様な構成を含んでい
る。
【００３８】本発明の特徴点は、第１のパッケージ基板
と第２のパッケージ基板との間のチップ保持表面を取り
囲む複数のはんだボールの位置決めである。ここで、第
１のパッケージ基板は、複数のはんだボールにより、第
２のパッケージ基板に電気的に結合されている。あるい
は、複数のはんだボールは複数のピンとすることもでき
る。複数のピンを使用する場合には、複数のはんだ接合
部は、第２のパッケージ基板、複数のピン、及び第１の
パッケージ基板を相互に結合するために、第２のパッケ
ージ基板と複数のピンとの間に位置づけられる。本発明
による積層型パッケージフレームは、さらに、はんだボ
ール保持表面に結合された複数のボール格子配列はんだ
ボールといった複数のはんだボールを備えている。これ
らのはんだボールは、積層型パッケージフレームを複数
の他の回路基板に電気的に結合させるための導体であ
る。
と第２のパッケージ基板との間のチップ保持表面を取り
囲む複数のはんだボールの位置決めである。ここで、第
１のパッケージ基板は、複数のはんだボールにより、第
２のパッケージ基板に電気的に結合されている。あるい
は、複数のはんだボールは複数のピンとすることもでき
る。複数のピンを使用する場合には、複数のはんだ接合
部は、第２のパッケージ基板、複数のピン、及び第１の
パッケージ基板を相互に結合するために、第２のパッケ
ージ基板と複数のピンとの間に位置づけられる。本発明
による積層型パッケージフレームは、さらに、はんだボ
ール保持表面に結合された複数のボール格子配列はんだ
ボールといった複数のはんだボールを備えている。これ
らのはんだボールは、積層型パッケージフレームを複数
の他の回路基板に電気的に結合させるための導体であ
る。
【００３９】本発明の前述のバージョンは、以下に示す
多くの有利点を有している。１．複数の積層型パッケー
ジフレームの厚さ及び重量が、ポリイミドといった軽い
材料から成るパッケージ基板を使用することで、減少し
ている。各パッケージ基板は、各パッケージ基板の上下
面に位置した電気回路パターンを有している。２．多く
のパッケージは、本発明による複数の積層型パッケージ
フレームを使用することで、３次元構成にて互いに積層
することが可能である。よって、積層型パッケージフレ
ームは、パッケージ密度を向上させ、かつチップモジュ
ールの作動速度を向上させるマルチチップモジュールパ
ッケージである。さらに、積層型パッケージフレーム
は、多くの超小型電子製品の発展に寄与するものであ
る。
多くの有利点を有している。１．複数の積層型パッケー
ジフレームの厚さ及び重量が、ポリイミドといった軽い
材料から成るパッケージ基板を使用することで、減少し
ている。各パッケージ基板は、各パッケージ基板の上下
面に位置した電気回路パターンを有している。２．多く
のパッケージは、本発明による複数の積層型パッケージ
フレームを使用することで、３次元構成にて互いに積層
することが可能である。よって、積層型パッケージフレ
ームは、パッケージ密度を向上させ、かつチップモジュ
ールの作動速度を向上させるマルチチップモジュールパ
ッケージである。さらに、積層型パッケージフレーム
は、多くの超小型電子製品の発展に寄与するものであ
る。
【００４０】本発明は、複数の例示的な好ましい実施形
態を使って記載されたものである。しかしながら、本発
明の範囲は、開示した各実施形態に限定されないことは
理解されよう。反対に、本発明は、種々の変更及び同様
な構成を含むものである。従って、各クレームの範囲
は、最も広く解釈されるべきであって、全ての変更及び
同様な構成を包含するものである。
態を使って記載されたものである。しかしながら、本発
明の範囲は、開示した各実施形態に限定されないことは
理解されよう。反対に、本発明は、種々の変更及び同様
な構成を含むものである。従って、各クレームの範囲
は、最も広く解釈されるべきであって、全ての変更及び
同様な構成を包含するものである。
【図１】 ワイヤ・ボンディング（ＷＢ）により複数の
外部回路に電気的に結合されているチップを示す図であ
る。
外部回路に電気的に結合されているチップを示す図であ
る。
【図２】 ＴＡＢにより複数の外部回路に電気的に結合
されているチップを示す図である。
されているチップを示す図である。
【図３】 フリップチップ（ＦＣ）法により複数の外部
回路に電気的に結合されているチップを示す図である。
回路に電気的に結合されているチップを示す図である。
【図４】 好ましい第１実施形態による一積層型パッケ
ージフレームの概略断面図である。
ージフレームの概略断面図である。
【図５】 好ましい第１実施形態による別の一積層型パ
ッケージフレームの概略断面図である。
ッケージフレームの概略断面図である。
【図６】 本発明の第１実施形態による一積層型ＢＧＡ
パッケージフレームを示す上平面図である。
パッケージフレームを示す上平面図である。
【図７】 本発明の第１実施形態による別の積層型ＢＧ
Ａパッケージフレームを示す上平面図である。
Ａパッケージフレームを示す上平面図である。
【図８】 好ましい第２実施形態による一積層型パッケ
ージフレームの概略断面図である。
ージフレームの概略断面図である。
【図９】 好ましい第２実施形態による別の積層型パッ
ケージフレームの概略断面図である。
ケージフレームの概略断面図である。
【図１０】 好ましい第２実施形態によるさらに別の積
層型パッケージフレームの概略断面図である。
層型パッケージフレームの概略断面図である。
【図１１】 本発明の第２実施形態による一積層型ＢＧ
Ａパッケージフレームを示す上平面図である。
Ａパッケージフレームを示す上平面図である。
【図１２】 本発明の第２実施形態による別の積層型Ｂ
ＧＡパッケージフレームを示す上平面図である。
ＧＡパッケージフレームを示す上平面図である。
４００，５００ チップ ４０２，４０２ａ，５０２，５０２ａ パッケージ材料 ４０４，５０４，５０４ｃ 第１のパッケージ基板 ４０６，５０６ 第２のパッケージ基板 ４１０，５１０，５１０ｃ 導電体（はんだボール、ピ
ン） ４１２，５１２ はんだボール ４１４，５１４ チップ保持表面 ４１６，５１６，５１６ｃ はんだボール保持表面 ４３０ａ，４３０ｂ，５３０ａ，５３０ｂ，５３０ｃ
積層型パッケージフレーム
ン） ４１２，５１２ はんだボール ４１４，５１４ チップ保持表面 ４１６，５１６，５１６ｃ はんだボール保持表面 ４３０ａ，４３０ｂ，５３０ａ，５３０ｂ，５３０ｃ
積層型パッケージフレーム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 潘 以祥 台湾高雄加工出口區東一街１號
Claims (19)
- 【請求項１】 チップ保持表面を有する第１のパッケー
ジ基板と；前記第１のパッケージ基板と平行に位置し、
前記第１のパッケージ基板上に積層された少なくとも一
つの第２のパッケージ基板と；前記チップ保持表面及び
前記第２パッケージ基板上に位置づけられた複数のチッ
プであり、前記チップ保持表面と前記第２パッケージ基
板はそれぞれ少なくとも一つのチップを備え、前記第１
のパッケージ基板と前記第２のパッケージ基板とにそれ
ぞれ電気的に結合している複数のチップと；複数の前記
チップを被覆するために、前記チップ保持表面及び前記
第２のパッケージ基板上に位置づけられた複数のパッケ
ージ材料と；前記チップ保持表面の前記パッケージ材料
の周縁部上に、あるいは、少なくとも一つの前記第２の
パッケージ基板が複数の基板を有している場合には前記
第２のパッケージ基板のうちの内部基板上に位置づけら
れた複数の導電体と；を備え、 前記第１のパッケージ基板が、保持構造としても作用す
る複数の導電体によって、前記第２のパッケージ基板に
電気的に結合されていることを特徴とする積層型パッケ
ージフレーム。 - 【請求項２】 前記第２のパッケージ基板はポリイミド
を含むことを特徴とする請求項１記載の積層型パッケー
ジフレーム。 - 【請求項３】 前記第１のパッケージ基板は、セラミッ
クス材料、エポキシ−ガラス布複合樹脂、ビスマレイミ
ドトリアジン（ＢＴ）樹脂、ポリイミド、及びこれらの
組合せから成る群から選択された一材料を備えることを
特徴とする請求項１記載の積層型パッケージフレーム。 - 【請求項４】 前記第１のパッケージ基板は、さらに、
前記チップ保持表面に対向するはんだボール保持表面を
備えることを特徴とする請求項１記載の積層型パッケー
ジフレーム。 - 【請求項５】 前記フレームは、さらに、前記はんだボ
ール保持表面に結合された複数のはんだボールを備える
ことを特徴とする請求項４記載の積層型パッケージフレ
ーム。 - 【請求項６】 複数の前記導電体は、複数のはんだボー
ルを備えることを特徴とする請求項１記載の積層型パッ
ケージフレーム。 - 【請求項７】 複数の導電体と；隣接する２つの各層が
前記導電体により離間され、複数の前記導電体と互いに
電気的に結合されている複数のパッケージ層と；を備え
ることを特徴とする積層型パッケージフレーム。 - 【請求項８】 複数の前記パッケージは、さらに、 パッケージ基板と；前記パッケージ基板上に位置づけら
れた少なくとも一つのチップと；前記チップを被覆する
ために、前記パッケージ基板上に位置づけられたパッケ
ージ材料と；を備えることを特徴とする請求項７記載の
積層型パッケージフレーム。 - 【請求項９】 前記パッケージ基板は、ポリイミドから
成ることを特徴とする請求項８記載の積層型パッケージ
フレーム。 - 【請求項１０】 前記導電体は、複数のはんだボールを
備えることを特徴とする請求項７記載の積層型パッケー
ジフレーム。 - 【請求項１１】 ピン保持表面を有する第１のパッケー
ジ基板と；前記第１のパッケージ基板と平行に位置し、
前記第１のパッケージ基板上に積層された少なくとも一
つの第２のパッケージ基板と；前記ピン保持表面及び前
記第２パッケージ基板上に位置づけられた複数のチップ
であり、前記チップ保持表面と前記第２パッケージ基板
はそれぞれ少なくとも一つのチップを備え、前記第１の
パッケージ基板と前記第２のパッケージ基板とにそれぞ
れ電気的に結合している複数のチップと；複数の前記チ
ップを被覆するために、前記チップ保持表面及び前記第
２のパッケージ基板上に位置づけられた複数のパッケー
ジ材料と；前記チップ保持表面の複数の前記パッケージ
材料を取り囲む位置に設けられた複数の導電性ピンであ
り、前記第１のパッケージ基板が前記第２パッケージ基
板と連続して結合される複数の導電性ピンと；前記第２
のパッケージ基板と複数の前記導電性ピンとに位置づけ
られた複数のはんだ接合部と；を備え、 前記第２のパッケージ基板の前記チップと前記第１のパ
ッケージ基板の前記チップとが、複数の前記導電性ピン
の複数の前記はんだ接合部を介して、互いに電気的に結
合され、複数の前記はんだ接合部が前記第２のパッケー
ジ基板を保持するためのはんだ結合力を提供することを
特徴とする積層型パッケージフレーム。 - 【請求項１２】 前記第１のパッケージ基板は、セラミ
ックス材料、エポキシ−ガラス布複合樹脂、ビスマレイ
ミドトリアジン（ＢＴ）樹脂、及びこれらの組合せから
成る群から選択された一材料を備えることを特徴とする
請求項１１記載の積層型パッケージフレーム。 - 【請求項１３】 前記第２のパッケージ基板は、エポキ
シ−ガラス布複合樹脂、ビスマレイミドトリアジン（Ｂ
Ｔ）樹脂、ポリイミド、及びこれらの組合せから成る群
から選択された一材料を含むことを特徴とする請求項１
１記載の積層型パッケージフレーム。 - 【請求項１４】 前記第１のパッケージ基板は、さら
に、複数のはんだボールが位置し、前記チップ保持表面
に対向するはんだボール保持表面を備えることを特徴と
する請求項１１記載の積層型パッケージフレーム。 - 【請求項１５】 ピン保持表面を有する支持基板と；前
記支持基板と平行に配置され、かつ前記支持基板の上に
積層された複数のパッケージ層と；前記ピン保持表面の
周囲上に位置づけられた複数の導電性ピンであり、複数
の前記パッケージ層が互いに連続して結合されるための
複数の前記導電性ピンと；複数の前記パッケージ層を複
数の前記導電性ピンを介して電気的に結合するために、
複数の前記パッケージ層と複数の前記導電性ピン上に位
置づけられた複数のはんだ接合部と；を備え、 複数の前記はんだ接合部は、さらに、複数の前記パッケ
ージ層を前記導電性ピンに保持するためのはんだ結合力
を提供することを特徴とする積層型パッケージフレー
ム。 - 【請求項１６】 前記支持基板は、セラミックス材料、
エポキシ−ガラス布複合樹脂、ビスマレイミドトリアジ
ン（ＢＴ）樹脂、及びこれらの組合せから成る群から選
択された一材料を備えることを特徴とする請求項１５記
載の積層型パッケージフレーム。 - 【請求項１７】 複数の前記パッケージ層は、さらに、 パッケージ基板と；前記パッケージ基板と電気的に結合
しており、前記パッケージ基板上に位置づけられた少な
くとも一つのチップと；前記チップを被覆するために、
前記パッケージ基板上に位置づけられたパッケージ材料
と；を備えることを特徴とする請求項１５記載の積層型
パッケージフレーム。 - 【請求項１８】 前記パッケージ基板は、エポキシ−ガ
ラス布複合樹脂、ビスマレイミドトリアジン（ＢＴ）樹
脂、ポリイミド、及びこれらの組合せから成る群から選
択された一材料を含むことを特徴とする請求項１７記載
の積層型パッケージフレーム。 - 【請求項１９】 前記支持基板は、さらに、 複数のはんだボールが位置づけられ、前記チップ保持表
面に対向するはんだボール保持表面を備えることを特徴
とする請求項１５記載の積層型パッケージフレーム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW88105419A TW459315B (en) | 1999-04-06 | 1999-04-06 | Stack-up chip packaging |
| TW88105419 | 1999-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299433A true JP2000299433A (ja) | 2000-10-24 |
Family
ID=21640195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36328599A Pending JP2000299433A (ja) | 1999-04-06 | 1999-12-21 | 積層型パッケージフレーム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000299433A (ja) |
| TW (1) | TW459315B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480908B1 (ko) * | 2001-12-28 | 2005-04-07 | 주식회사 하이닉스반도체 | 적층 칩 패키지의 제조 방법 |
| JP2009182007A (ja) * | 2008-01-29 | 2009-08-13 | Fuji Mach Mfg Co Ltd | Ｂｇａ型半導体部品の実装方法及び部品実装機の吸着ノズル |
| US7723834B2 (en) | 2006-09-06 | 2010-05-25 | Samsung Electronics Co., Ltd. | POP package and method of fabricating the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI567904B (zh) * | 2013-03-06 | 2017-01-21 | Win Semiconductors Corp | A semiconductor wafer structure and a flip chip having a substrate through hole and a metal bump Stacked structure |
| CN105514057B (zh) * | 2016-01-15 | 2017-03-29 | 气派科技股份有限公司 | 高密度集成电路封装结构以及集成电路 |
-
1999
- 1999-04-06 TW TW88105419A patent/TW459315B/zh not_active IP Right Cessation
- 1999-12-21 JP JP36328599A patent/JP2000299433A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7723834B2 (en) | 2006-09-06 | 2010-05-25 | Samsung Electronics Co., Ltd. | POP package and method of fabricating the same |
| JP2009182007A (ja) * | 2008-01-29 | 2009-08-13 | Fuji Mach Mfg Co Ltd | Ｂｇａ型半導体部品の実装方法及び部品実装機の吸着ノズル |
Also Published As
| Publication number | Publication date |
|---|---|
| TW459315B (en) | 2001-10-11 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060913 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060919 |
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| A02 | Decision of refusal |
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