KR101121483B1 - 적층형 반도체 패키지 및 그 적층 방법 - Google Patents

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Abstract

핀의 길이가 짧아 적층시 상, 하부 칩의 핀끼리 직접 용접이 어려운 경우에도 적용 가능한 적층형 반도체 패키지 기술이 개시된다. 적층된 상부 칩의 핀들의 안쪽이면서 칩 몸체들의 바깥 공간에 인쇄회로기판이 삽입된다. 인쇄회로기판에는 각 핀들에 대응하는 위치에 복수의 도전 패턴이 형성된다. 그 도전 패턴과 상, 하부 칩의 대응하는 핀들이 함께 용접된다.
인쇄회로기판의 일 모서리에는 칩의 핀들과 동일한 피치로 복수의 오목부 패턴이 형성된다. 인쇄회로기판은 오목부 패턴이 하부 칩의 핀들에 걸쳐지면서 칩과 용이하게 정렬될 수 있다.

Description

적층형 반도체 패키지 및 그 적층 방법{stack-type semiconductor package and stacking method therefor}
반도체 칩을 칩 단위로 적층하는 적층형 반도체 패키지 기술이 개시된다.
예를 들어 동일한 메모리 반도체 패키지 2개를 적층하여 저장 용량을 2배로 늘인 새로운 적층형 패키지를 제공하는 적층형 패키지 기술이 이용되고 있다. 미국특허 제6,242,285호는 본 출원인이 실시하고 있던 종래기술을 개시하고 있다. 상부 칩의 핀을 변형한 후, 하부 칩의 대응하는 핀과 직접 용접하는 이 기술은 여타의 종래 기술에 비해 간단하다는 장점을 갖는다.
그런데, 최근의 칩들 중 일부는 핀의 길이가 짧아서 상부 칩의 핀들의 단부와 하부 칩의 핀의 상부가 상대적으로 많이 이격되어, 솔더링 페이스트를 통과한 후에 용접이 불완전하게 되고 불량이 발생하는 일이 잦다.
핀의 길이가 짧은 칩들을 효과적으로 적층하는 새로운 기술을 제시한다. 직접 용접되기 어려울 정도로 이격된 핀들을 간편하고 효과적으로 연결하기 위한 정교한 기술이 제시된다.
일 양상에 따르면, 적층된 상부 칩의 핀들의 안쪽이면서 칩 몸체들의 바깥 공간에 인쇄회로기판이 삽입된다. 인쇄회로기판에는 각 핀들에 대응하는 위치에 복수의 도전 패턴이 형성된다. 각각의 도전 패턴은 대응하는 제 2 핀의 종단에서 제 1 핀의 상부로 연장된 형태를 가진다. 이 도전 패턴과 상, 하부 칩의 대응하는 핀들이 함께 용접된다.
또다른 양상에 따라, 인쇄회로기판의 일 모서리에는 칩의 핀들과 동일한 피치로 복수의 오목부 패턴이 형성된다. 인쇄회로기판은 오목부 패턴이 하부 칩의 핀들에 걸쳐지면서 칩과 용이하게 정렬될 수 있다.
상, 하부 칩들의 핀이 직접 용접되기 어려울 정도로 이격된 두 칩을 적층함에 있어서, 상, 하부 핀과 인접하여 도전 패턴을 가진 인쇄회로기판을 정렬시켜 재치함으로써, 핀들간의 신뢰성 있는 용접이 가능해진다. 인쇄회로기판의 일 모서리에 핀들과 동일한 피치로 형성된 오목부 패턴은 하부 칩의 핀의 상부에 걸쳐지면서 인쇄회로기판이 보다 쉽게 정렬되는 것을 가능하게 한다.
도 1a는 일 실시예에 따른 적층형 반도체 패키지의 외관을 개략적으로 도시한 측면도이다.
도 1b는 도 1a에서 직선 C-C'에 의해 정의된 평면으로 절단한 단면도를 도시한다.
도 1c는 인쇄회로기판의 구성을 보다 상세히 도시한 확대도이다.
도 1d는 도 1a의 실시예에 있어서, 인쇄회로기판의 오목부 패턴과, 제 1 핀 및 제 2 핀이 용접된 상태를 설명하는 개념적인 확대 단면도이다.
도 2는 또다른 실시예에 있어서, 인쇄회로기판의 오목부 패턴과, 제 1 핀 및 제 2 핀이 용접된 상태를 설명하는 개념적인 확대 단면도이다.
도 3은 일 실시예에 따른 반도체 칩의 적층방법을 개략적으로 설명하는 흐름도이다.
전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 기술되는 바람직한 실시예들을 통해 상세히 기술된다. 도 1a는 일 실시예에 따른 적층형 반도체 패키지가 솔더링 페이스트를 통과하기 전에, 그 핀들과 인쇄회로기판의 외관을 개략적으로 도시한 측면도이다. 도 1b는 도 1a의 실시예에서 솔더링 페이스트를 직선 C-C'에 의해 정의된 평면으로 절단한 단면도를 도시한다. 도 1c는 인쇄회로기판(300)의 구성을 보다 상세히 도시한 확대도이다. 도 1d는 도 1a의 실시예에 있어서, 인쇄회로기판(300)의 오목부 패턴(330)과, 제 1 핀(110) 및 제 2 핀(210)이 용접된 상태를 설명하는 개념적인 확대 단면도이다.
도시된 바와 같이, 일 실시예에 따른 적층형 반도체 패키지는 제 1 반도체 칩(100)의 상부에 제 2 반도체 칩(200)을 적층한 것이다. 제 1 반도체 칩(100)의 일측 모서리에는 칩을 외부 회로에 연결하기 위한 제 1 핀들(a plurality of first pinouts)(110-1,...,110-10)이 복수 개 구비된다. 제 2 반도체 칩(200)의 일측 모서리에는 제 2 핀들(210-1,...,210-10)이 복수 개 구비된다. 도시된 바와 같이, 제 2 핀들(210)의 종단은 대응하는 제 1 핀의 상부와 이격되어 그 상부를 향한다.
제 2 핀들(210)의 안쪽이면서 칩 몸체들(chip bodies)(170,270)의 바깥 공간에는 인쇄회로기판(300)이 제 1 핀들(110)의 상부에 칩들(100,200)의 길이 방향으로 걸쳐져 있다. 인쇄회로기판(300)에는 핀들에 대응하는 복수의 도전 패턴(310-1, ...,310-10)이 구비된다. 이 도전 패턴(310-1, ...,310-8, 310-10)들은 짧게 패터닝된 도전 패턴(310-9)을 제외하고는 대응하는 제 2 핀(210)의 종단에서 제 1 핀(110)의 상부로 연장된 형태를 가진다. 인쇄회로기판(300)의 도전 패턴(310-1, ...,310-8, 310-10)과 그에 대응하는 제 2 핀(210-1,...,210-8,210-10)의 단부 및 제 1 핀(110-1,...,110-8,110-10)의 상부는 용접부(500)에 의해 서로 전기적으로 연결된다.
도시된 바와 같이, 종래기술과 유사하게, 일 실시예에 따른 적층형 반도체 패키지는 제 2 핀(210)의 단부가 제 1 핀(110)의 상부를 향하도록 변형되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 원래부터 하방을 향하도록 핀이 형성된 반도체 칩의 경우도 포괄한다. 종래기술과 달리, 제 2 핀(210)의 단부는 제 1 핀(110)의 상부에 충분히 근접하는 길이를 갖지 않는다. 종래 기술에 따른 솔더링만에 의해서는 제 2 핀(210)의 단부는 제 1 핀(110)의 상부에 신뢰성있게 전기적인 접속을 형성할 수 없다. 인쇄회로기판(300)에 형성된 도전 패턴(310)은 솔더링 페이스트가 제 2 핀(210)의 단부로부터 제 1 핀(110)의 상부에 안정적으로 연결될 수 있는 연장면을 제공한다. 일 실시예에 있어서, 용접부(500)는 핀들(110,210)과 도전 패턴(310)을 용접하는 솔더링(soldering)에 의해 형성될 수 있다. 솔더링 페이스트 용액을 통과할 때, 솔더링 용액은 제 2 핀(210)의 단부로부터 도전 패턴(310)을 거쳐 제 1 핀(110)의 상부를 커버하도록 부착되어 안정적인 전기적 연결을 달성한다.
전술한 미국특허 제6,242,285호에도 인쇄회로기판과 유사한 보조구를 이용한 핀의 연결 기술을 개시하고 있지만, 이 인쇄회로기판은 단지 상부의 제어 핀을 하부의 미결선(NC : Not Connected) 핀으로 브리지하기 위한 경로를 제공할 뿐이다. 브리지하기 위한 구체적인 구성에 대해서는 이 특허 공보에는 기재되어 있지 않다. 종래기술에서 상, 하부의 핀들은 주로 솔더링에 의해 직접 연결된다.
도시된 실시예에서, 인쇄회로기판(300)은 연성인쇄회로기판(FPCB, Flexible Printed Circuit Board)이나, 본 발명은 이에 한정되지는 않는다. 또다른 양상에 따라, 인쇄회로기판(300)의 일 모서리에는 제 1 핀들(110)과 동일한 피치를 가지는 복수의 오목부 패턴(330)이 형성될 수 있다. 이 각각의 오목부 패턴(330)이 대응하는 제 1 핀들의 상부에 접하고, 이에 의해 인쇄회로기판(300)은 칩들(100,200)의 핀들(110,210)과 정렬된 위치로 재치될 수 있다.
일 실시예에 따른 오목부 패턴(330)은 도전 패턴(310)과 도통하는 도통형 쓰루 홀(conductive through-hole)을 홀의 길이 방향으로 절단한 패턴일 수 있다. 이 경우 오목부 패턴(330)의 오목한 절단면에 도전성 패턴이 형성되어 있으므로, 도 1d에서 보는 바와 같이 솔더링 페이스트는 오목부까지 깊이 스며들어 핀과의 결합을 보다 확실하게 한다. 그러나 본 발명은 이에 한정되지 않으며, 도전성 패턴이 형성되지 않은 단순한 오목 패턴일 수도 있다.
또다른 양상에 따라, 도시된 실시예에서 인쇄회로기판(300)은 일단이 제 2 반도체 칩의 제어 핀(210-9)에 연결되고, 타단이 제 1 반도체 칩의 미결선(NC) 핀(110-9)에 연결된 브리지 패턴(350)을 더 포함할 수 있다. 브리지 패턴(350)은 도전 패턴들(310-8)과 전기적으로 격리되도록 내부 층(inner layer)을 거쳐 형성된다. 즉, 일 실시예에 따른 인쇄회로기판은 다층 연성회로기판 (multi-layer FPCB)이다.
도시된 실시예는 동일한 DRAM 패키지를 두 개 적층하여 용량을 두 배로 하는 경우를 예로 들어 설명한다. 그러나 물론 이는 예시적인 것이며, 본 발명이 이에 한정되는 것은 아니다. 도시된 실시예의 경우 상, 하부 칩의 어드레스 핀과 데이터 핀과 같은 대부분의 핀들은 대응하는 핀들간에 연결된다. 그런데 용량을 두 배로 하기 위해서는 칩 선택(chip select) 핀을 이용하여 읽기 및 쓰기 동작 시에 두 칩을 구분함으로써, 실질적으로 CS 핀(210-9)을 통해 어드레스를 확장해야 한다. 이를 위해 하부 칩에서 사용되지 않는 미결선(NC) 핀(110-7)을 이용한다. CS 핀(210-9)을 미결선(NC) 핀(110-7)에 전기적으로 연결하기 위해, 브리지 패턴(350)이 구비된다.
도 1c에 도시된 바와 같이, 일 실시예에 따른 브리지 패턴(350)은 제 2 핀 중 하나(210-9)에만 용접이 되도록 짧은 길이로 기판의 상부에 패터닝된 짧은 도전 패턴(310-9)과, 일단은 이 짧은 도전 패턴(310-9)과 쓰루홀(351)을 통해 연결되고 타단은 도전 패턴 중 하나(330-7)와 쓰루홀(351)을 통해 연결되며, 다층 기판의 내부 층(inner layer)에 형성된 내부 패턴(353)으로 구성된다. 도전 패턴(310-9)이 충분히 짧게 패터닝되어 있고, 더구나 이 짧은 도전 패턴(310-9)에 용접된 제 2 핀(210-9)은 충분히 짧게 절단되어 있다. 따라서 솔더링 페이스트 용액을 통과하면서 솔더링 용액이 대응하는 제 1 핀(110-9)까지 커버하여 제 1 핀(110-9)과 제 2 핀(210-9)이 직접 전기적으로 접속되는 일이 회피된다. 따라서 제 2 칩(200)의 칩 선택 핀(210-9)은 전기적으로 제 1 칩(100)의 미결선 핀(110-7)으로 연결되고, 따라서 외부의 실장 기판에 연결될 때 제 1 칩(100)의 미결선 핀(110-7)을 통해 제 2 칩(200)을 직접 제어할 수 있다.
도 2는 또다른 실시예에 있어서, 인쇄회로기판의 오목부 패턴과, 제 1 핀 및 제 2 핀이 용접된 상태를 설명하는 개념적인 확대 단면도이다. 도 1a 내지 도 1d에 도시된 실시예와 대응되는 구성요소는 동일한 도면부호로 참조하였다.
이 실시예에 있어서 제 1 반도체 칩(100)과 제 2 반도체 칩(200)은 도 1a에 도시된 실시예와 동일한 외관을 가지며, 수직으로 적층되어 접합된다. 이하에서는 도 1a, 도 1b, 도 1c 및 도 2를 참조하여 또다른 실시예에 대해 설명한다. 또다른 실시예에 따른 적층형 반도체 패키지는 제 1 반도체 칩(100)의 상부에 제 2 반도체 칩(200)을 적층한 것이다. 제 1 반도체 칩(100)의 일측 모서리에는 칩을 외부 회로에 연결하기 위한 제 1 핀들(a plurality of first pinouts)(110-1,...,110-10)이 복수 개 구비된다. 제 2 반도체 칩(200)의 일측 모서리에는 제 2 핀들(210-1,...,210-10)이 복수 개 구비된다. 제 2 핀들(210)의 종단은 대응하는 제 1 핀의 상부와 이격되어 그 상부를 향하도록 변형되어 있다. 즉, 제 2 반도체 칩(200)의 제 2 핀(210)들도 하부의 제 1 반도체 칩(100)의 제 1 핀(110)과 같은 형상이었으나, 도시된 형상과 같이 종단이 하방을 향하도록 변형시킨 것이다. 종래 기술에 따른 솔더링만에 의해서는 제 2 핀(210)의 단부는 제 1 핀(110)의 상부에 신뢰성있게 전기적인 접속을 형성할 수 없다.
제 2 핀들(210)의 안쪽이면서 칩 몸체들(chip bodies)(170,270)의 바깥 공간에는 인쇄회로기판(300)이 제 1 핀들(110)의 상부에 칩들(100,200)의 길이 방향으로 걸쳐져 있다. 인쇄회로기판(300)에는 핀들에 대응하는 복수의 도전 패턴(310-1, ...,310-10)이 구비된다. 이 도전 패턴(310-1, ...,310-8, 310-10)들은 짧게 패터닝된 도전 패턴(310-9)을 제외하고는 대응하는 제 2 핀(210)의 종단에서 제 1 핀(110)의 상부로 연장된 형태를 가진다. 인쇄회로기판(300)의 도전 패턴(310-1, ...,310-8, 310-10)과 그에 대응하는 제 2 핀(210-1,...,210-8,210-10)의 단부 및 제 1 핀(110-1,...,110-8,110-10)의 상부는 용접부(500)에 의해 서로 전기적으로 연결된다.
본 실시예에 따른 인쇄회로기판(300)은 도 1c에 도시된 예와 앞면은 동일한데, 도 2에 단면도로 도시된 바와 같이 뒷면에도 유사한 패턴이 형성되어 있는 점에서 상이하다. 본 실시예에서, 인쇄회로기판(300)은 연성인쇄회로기판(FPCB, Flexible Printed Circuit Board)이나, 본 발명은 이에 한정되지는 않는다. 도 2의 단면도에서 보듯이, 일실시예에 따른 인쇄회로기판(300)의 도전 패턴(310)은 칩 몸체(170,270)와 마주보는 기판의 일면에 형성된 제 1 도전 패턴(311)과, 제 2 핀들(210)과 마주보는 기판의 타면에 형성된 제 2 도전 패턴(313)을 포함한다. 복수의 제 1 도전 패턴들(311)은 제 1 핀들(110)에 대응되는 위치에 형성된다. 복수의 제 2 도전 패턴들(313)은 제 2 핀들(210)에 대응되는 위치에 형성된다. 여기서 대응되는 위치에 형성된다는 의미는 그 간격이 핀들의 간격으로 설정되고, 그 패턴이 핀들과 용접될 수 있는 상응하는 크기로 형성된다는 의미이다. 뒷면의 도전 패턴들은 브리지 패턴에 관련된 짧은 패턴을 제외하고는, 도 1c의 예와 동일하게 형성된다. 그러나 뒷면의 패턴은 제 2 단자(210)에 미칠 필요가 없으므로 오목부 패턴(330)에 형성된 도전성 패턴과 연결되는 짧은 키를 가진 패턴이라도 무방하다. 또한 CS 단자(210-9)와 연결되는 도전 패턴(330-9)에 대응되는 뒷면의 도전 패턴은 제거된다.
종래기술과 달리, 제 2 핀(210)의 단부는 제 1 핀(110)의 상부에 충분히 근접하는 길이를 갖지 않는다. 종래 기술에 따른 솔더링만에 의해서는 제 2 핀(210)의 단부는 제 1 핀(110)의 상부에 신뢰성있게 전기적인 접속을 형성할 수 없다. 인쇄회로기판(300)에 형성된 도전 패턴(310)은 솔더링 페이스트가 제 2 핀(210)의 단부로부터 제 1 핀(110)의 상부에 안정적으로 연결될 수 있는 연장면을 제공한다.
일 실시예에 있어서, 용접부(500)는 핀들(110,210)과 도전 패턴(310)을 용접하는 솔더링(soldering)에 의해 형성될 수 있다. 솔더링 페이스트 용액을 통과할 때, 솔더링 용액은 제 2 핀(210)의 단부로부터 도전 패턴(310)을 거쳐 제 1 핀(110)의 상부를 커버하도록 부착되어 안정적인 전기적 연결을 달성한다.
전술한 미국특허 제6,242,285호에도 인쇄회로기판과 유사한 보조구를 이용한 핀의 연결 기술을 개시하고 있지만, 이 인쇄회로기판은 단지 상부의 제어 핀을 하부의 미결선(NC : Not Connected) 핀으로 브리지하기 위한 경로를 제공할 뿐이다. 브리지하기 위한 구체적인 구성에 대해서는 이 특허 공보에는 기재되어 있지 않다. 종래기술에서 상, 하부의 핀들은 주로 솔더링에 의해 직접 연결된다.
도시된 실시예에서, 인쇄회로기판(300)은 연성인쇄회로기판(FPCB, Flexible Printed Circuit Board)이나, 본 발명은 이에 한정되지는 않는다. 일실시예에 따른 인쇄회로기판(300)의 도전 패턴(310)은 칩 몸체(170,270)와 마주보는 기판의 일면에 형성된 제 1 도전 패턴(311)과, 제 2 핀들(210)과 마주보는 기판의 타면에 형성된 제 2 도전 패턴(313)을 포함한다. 복수의 제 1 도전 패턴들(311)은 제 1 핀들(110)에 대응되는 위치에 형성된다. 복수의 제 2 도전 패턴들(313)은 제 2 핀들(210)에 대응되는 위치에 형성된다. 여기서 대응되는 위치에 형성된다는 의미는 그 간격이 핀들의 간격으로 설정되고, 그 패턴이 핀들과 용접될 수 있는 상응하는 크기로 형성된다는 의미이다.
도 2에 도시된 바와 같이, 도시된 실시예에 있어서 용접부(500)는 제 1 도전 패턴(311)과 그에 대응되는 제 1 반도체 칩(100)의 제 1 핀(110)의 상부를 연결하는 제 1 용접부(510)와, 제 2 도전 패턴(313)과, 그에 대응되며 제 1 반도체 칩(100)의 제 1 핀(110)을 향하는 제 2 반도체 칩(200)의 제 2 핀(210)의 단부 및 제 1 핀(110)의 상부를 연결하는 제 2 용접부(530)를 포함한다. 전술한 실시예에 비해, 제 1 용접부(510)가 부가되어 보다 확실한 전기적인 연결을 달성한다. 후술하는 바와 같이 솔더링 페이스트 용액을 통과하면서 도전성 패턴에 솔더링 용액이 고착되어 용접된다.
또다른 양상에 따라, 인쇄회로기판(300)의 일 모서리에는 제 1 핀들(110)의 상부 위치에 제 1 핀들(110) 및/또는 제 2 핀들(220)과 정렬되어 형성된 오목부 패턴(330)이 형성될 수 있다. 이 각각의 오목부 패턴(330)이 대응하는 제 1 핀들(110)의 상부에 접하고, 이에 의해 인쇄회로기판(300)은 칩들(100,200)의 핀들(110,210)과 정렬된 위치로 재치될 수 있다.
일 실시예에 따른 오목부 패턴(330)은 제 1 도전 패턴(110)과 그에 대응되는 위치의 제 2 도전 패턴(210)을 전기적으로 연결하는 도통형 쓰루 홀(conductive through-hole)을 길이 방향으로 절단한 패턴일 수 있다. 이 경우 오목부 패턴(330)의 오목한 절단면에 도전성 패턴이 형성되어 있으므로, 도 2d에서 보는 바와 같이 솔더링 페이스트는 오목부까지 깊이 스며들어 핀과의 결합을 보다 확실하게 한다. 그러나 짧은 도전 패턴(310-9)에 대응되는 오목부 패턴(330-9)은 도전성 패턴을 포함하지 않는 모따기 형태의 패턴이다. 그러나 본 발명은 이에 한정되지 않으며, 모든 오목부 패턴이 도전성 패턴이 형성되지 않은 단순한 모따기 패턴일 수도 있다.
또다른 양상에 따라, 도시된 실시예에서 인쇄회로기판(300)은 일단이 제 2 반도체 칩의 제어 핀()에 연결되고, 타단이 제 1 반도체 칩의 미결선(NC) 핀()에 연결된 브리지 패턴(350)을 더 포함할 수 있다. 브리지 패턴(350)은 복수의 도전 패턴들(310)과 전기적으로 격리되도록 내부 층(inner layer)을 거쳐 형성된다. 즉, 일 실시예에 따른 인쇄회로기판은 다층 연성회로기판 (multi-layer FPCB)이다.
도시된 실시예는 동일한 DRAM 패키지를 두 개 적층하여 용량을 두 배로 하는 경우를 예로 들어 설명한다. 그러나 물론 이는 예시적인 것이며, 본 발명이 이에 한정되는 것은 아니다. 도시된 실시예의 경우 상, 하부 칩의 어드레스 핀과 데이터 핀과 같은 대부분의 핀들은 대응하는 핀들간에 연결된다. 그런데 용량을 두 배로 하기 위해서는 칩 선택(chip select) 핀을 이용하여 읽기 및 쓰기 동작 시에 두 칩을 구분함으로써, 실질적으로 CS 핀을 통해 어드레스를 확장해야 한다. 이를 위해 하부 칩에서 사용되지 않는 미결선(NC) 핀을 이용한다.
도 1c에 도시된 바와 같이, 일 실시예에 따른 브리지 패턴(350)은 제 2 핀 중 하나(210-9)에만 용접이 되도록 짧은 길이로 기판의 상부에 패터닝된 짧은 도전 패턴(310-9)과, 일단은 이 짧은 도전 패턴(310-9)과 쓰루홀(351)을 통해 연결되고 타단은 도전 패턴 중 하나(330-7)와 쓰루홀(351)을 통해 연결되며, 다층 기판의 내부 층(inner layer)에 형성된 내부 패턴(353)으로 구성된다. 도전 패턴(310-9)이 충분히 짧게 패터닝되어 있고, 더구나 이 짧은 도전 패턴(310-9)에 용접된 제 2 핀(210-9)은 충분히 짧게 절단되어 있다. 따라서 솔더링 페이스트 용액을 통과하면서 솔더링 용액이 대응하는 제 1 핀(110-9)까지 커버하여 제 1 핀(110-9)과 제 2 핀(210-9)이 직접 전기적으로 접속되는 일이 회피된다. 따라서 제 2 칩(200)의 칩 선택 핀(210-9)은 전기적으로 제 1 칩(100)의 미결선 핀(110-7)으로 연결되고, 따라서 외부의 실장 기판에 연결될 때 제 1 칩(100)의 미결선 핀(110-7)을 통해 제 2 칩(200)을 직접 제어할 수 있다.
다음으로 도 3을 참조하여 일 실시예에 따른 반도체 칩의 적층방법에 대해 설명한다. 도 3은 일 실시예에 따른 반도체 칩의 적층방법을 개략적으로 설명하는 흐름도이다. 일 실시예에 따른 반도체 칩의 적층 방법은 반도체 칩의 핀(pinout)을 그 단부가 아래로 향하도록 변형하는 핀 변형 단계(S100)를 포함한다. 반도체 칩의 핀의 단부가 도 1a의 제 1 반도체 칩(100)의 제 1 핀(110)과 같이 수평을 향하고 있는 경우, 이를 프레스 금형에 놓고 프레스하여 핀의 단부가 모두 아래를 향하도록 변형한다. 프레스 금형은 상, 하 1조로 구성되며, 하부 금형에 칩을 놓고 상부 금형으로 누르면 핀의 단부가 아래를 향하도록 변형된다. 이때, 제어핀(210-9)의 경우 다른 제 2 핀들에 비해 짧은 길이로 절단되도록 별도의 프레스 금형을 먼저 거칠 수 있다.
이후에, 핀이 변형된 반도체 칩을 또다른 반도체 칩에 접합하여 적층하는 칩 적층 단계(S200)가 수행된다. 이는 제 1 반도체 칩(100)의 몸체(170)의 윗면에 에폭시와 같은 접착 물질을 도포한 후, 제 2 반도체 칩(200)을 그 위에 압착하고 열을 가하여 에폭시를 경화시킴으로써, 두 칩이 적층된다. 두 칩의 적층시 지그를 이용하여 각 핀들이 정확히 정렬되도록 한다.
이후에, 적층된 반도체 칩의 핀들의 안쪽이면서 칩 유닛 패키지들의 바깥 공간에, 적어도 일부의 핀들에 대응하는 복수의 도전 패턴이 형성된 인쇄회로기판을 정렬하여 재치하는 기판 재치 단계(S300)가 수행된다. 도 1a 또는 도 2a에 도시된 바와 같이, 다층 연성회로기판을 좁은 공간에 정확히 정렬시켜 삽입하기 위해, 마이크로스코프(microscope)를 이용해 확대한 상태에서 기판을 삽입하면서 정렬한다. 일 양상에 따라, 기판 재치 단계(S300)에서 인쇄회로기판은 일 모서리에 형성된 오목부 패턴들이 하부 칩의 핀 상부에 정렬되도록 재치된다.
이후에, 도전 패턴과 대응하는 상부 칩의 핀 및 하부 칩의 핀을 전기적으로 연결하는 용접 단계(S400)를 수행한다. 먼저 용접 부위의 이물질을 제거하기 위해 플럭스(flux)를 통과한다. 다음으로, 솔더링 페이스트 용액이 일정한 높이로 끓고 있는 용기 위에, 적층된 패키지들이 잠긴 상태로 지나간다. 그 잠기는 높이는 제 1 핀(110)과 제 2 핀(210)의 접합 부위보다 조금 높도록 주의 깊게 설정된다. 즉, 솔더링 페이스트 용액은 상, 하 칩들의 접합면보다 높고, 상부 칩의 핀들의 인출부 높이보다 낮은 범위로 공급된다. 다음으로, 솔더링 페이스트를 냉각시켜 고화시킨 후 세정실을 통과하여 잔류 플럭스를 제거한다.
적층이 끝난 최종 패키징은 테스트를 거친 후 운송을 위해 트레이에 담겨져 포장된다.
이상에서 본 발명은 첨부된 도면을 참조하여 기술되는 실시예들을 중심으로 설명되었지만 이에 한정되는 것은 아니며, 그로부터 도출 가능한 자명한 변형예들을 포괄한다. 첨부된 청구범위는 이러한 자명한 변형예들을 포괄하도록 의도되었다.
100 : 제 1 반도체 칩 110 : 제 1 핀
200 : 제 2 반도체 칩 210 : 제 2 핀
300 : 인쇄회로기판 310 : 도전 패턴
330 : 오목부 패턴 350 : 브리지 패턴
500 : 용접부

Claims (19)

  1. 적층형 반도체 패키지에 있어서,
    외부 회로에 연결하기 위한 복수 개의 제 1 핀들(a plurality of first pinouts)이 일측 모서리에 구비된 제 1 반도체 칩과;
    제 1 반도체 칩의 상부에 적층되고, 각각의 종단이 대응하는 제 1 핀의 상부와 이격되어 그 상부를 향하는 복수 개의 제 2 핀들(a plurality of second pinouts)이 그 일측 모서리에 구비된 제 2 반도체 칩과;
    제 2 핀들의 안쪽이면서 칩 몸체들(chip bodies)의 바깥 공간에서 제 1 핀들의 상부에 칩들의 길이 방향으로 걸쳐지고, 각각이 대응하는 제 2 핀의 종단에서 제 1 핀의 상부로 연장된 형태를 가지는 복수의 도전 패턴이 형성된 인쇄회로기판과;
    각각이 상기 인쇄회로기판의 도전 패턴과 그에 대응하는 제 2 핀의 단부 및 제 1 핀의 상부를 서로 전기적으로 연결하는 복수의 용접부;
    를 포함하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 인쇄회로기판의 일 모서리에, 제 1 핀들과 동일한 피치를 가지는 복수의 오목부 패턴이 형성된 적층형 반도체 패키지.
  3. 제 2 항에 있어서, 상기 오목부 패턴이 대응하는 제 1 핀들의 상부에 접하여, 인쇄회로기판이 칩과 정렬된 위치로 재치되는 적층형 반도체 패키지.
  4. 제 2 항에 있어서, 상기 오목부 패턴은 상기 도전 패턴과 도통하는 도통형 쓰루 홀(conductive through-hole)을 홀의 길이 방향으로 절단한 패턴인 적층형 반도체 패키지.
  5. 제 2 항에 있어서, 상기 인쇄회로기판이:
    일단이 제 2 반도체 칩의 제어 핀에 연결되고, 타단이 제 1 반도체 칩의 미결선(NC) 핀에 연결되며, 복수의 도전 패턴들과 전기적으로 격리되도록 내부 층(inner layer)을 거쳐 형성되는 브리지 패턴;을 더 포함하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서, 상기 인쇄회로기판이 연성인쇄회로기판(FPCB)인 적층형 반도체 패키지.
  7. 적층형 반도체 패키지에 있어서,
    외부 회로에 연결하기 위한 복수 개의 제 1 핀들(a plurality of first pinouts)이 일측 모서리에 구비된 제 1 반도체 칩과;
    제 1 반도체 칩의 상부에 적층되고, 각각의 종단이 대응하는 제 1 핀의 상부와 이격되어 그 상부를 향하도록 변형된 복수 개의 제 2 핀들(a plurality of second pinouts)이 일측 모서리에 구비된 제 2 반도체 칩과;
    제 2 핀들의 안쪽이면서 칩 몸체들의 바깥 공간에서 제 1 핀들의 상부에 칩들의 길이 방향으로 걸쳐지고, 각각이 대응하는 제 2 핀의 종단에서 제 1 핀의 상부에 걸친 면적을 차지하는 복수의 도전 패턴이 형성된 인쇄회로기판과;
    각각이 상기 인쇄회로기판의 도전 패턴과 그에 대응하는 제 2 핀의 단부 및 제 1 핀의 상부를 서로 전기적으로 연결하는 복수의 용접부;
    를 포함하는 적층형 반도체 패키지.
  8. 제 7 항에 있어서, 상기 인쇄회로기판의 도전 패턴이 :
    칩 몸체와 마주보는 기판의 일면에, 제 1 핀들에 대응되는 위치에 형성되는 복수의 제 1 도전 패턴과;
    제 2 핀들과 마주보는 기판의 타면에, 제 2 핀들에 대응되는 위치에 형성되는 복수의 제 2 도전 패턴;
    을 포함하는 적층형 반도체 패키지.
  9. 제 7 항에 있어서, 상기 인쇄회로기판의 일 모서리에, 상기 제 1 핀들의 상부 위치에 정렬되어 형성된 오목부 패턴을 포함하는 적층형 반도체 패키지.
  10. 제 9 항에 있어서, 상기 오목부 패턴이 대응하는 제 1 핀들의 상부에 접하도록 인쇄회로기판이 칩과 정렬된 위치로 재치되는 적층형 반도체 패키지.
  11. 제 8 항에 있어서, 상기 인쇄회로기판이 그 일 모서리에 상기 제 1 핀들의 상부 위치에 정렬되어 형성된 오목부 패턴을 포함하는 적층형 반도체 패키지.
  12. 제 11 항에 있어서, 상기 오목부 패턴은 상기 제 1 도전 패턴과 그에 대응되는 위치의 제 2 도전 패턴을 전기적으로 연결하는 도통형 쓰루 홀(conductive through-hole)을 길이 방향으로 절단한 패턴인 적층형 반도체 패키지.
  13. 제 12 항에 있어서, 상기 오목부 패턴이 대응하는 제 1 핀들의 상부에 접하도록 인쇄회로기판이 칩과 정렬된 위치로 재치되는 적층형 반도체 패키지.
  14. 제 7 항에 있어서, 상기 인쇄회로기판이:
    일단이 제 2 반도체 칩의 제어 핀에 연결되고, 타단이 제 1 반도체 칩의 미결선(NC) 핀에 연결되며, 복수의 도전 패턴들과 전기적으로 격리되도록 내부 층(inner layer)을 거쳐 형성되는 브리지 패턴;을 더 포함하는 적층형 반도체 패키지.
  15. 제 8 항에 있어서, 상기 복수의 용접부 각각이 :
    제 1 도전 패턴과 그에 대응되는 제 1 반도체 칩의 제 1 핀의 상부를 연결하는 제 1 용접부와;
    제 2 도전 패턴과, 그에 대응되며 제 1 반도체 칩의 제 1 핀을 향하는 제 2 반도체 칩의 제 2 핀의 단부 및 제 1 핀의 상부를 연결하는 제 2 용접부;
    를 포함하는 적층형 반도체 패키지.
  16. 제 7 항에 있어서, 상기 인쇄회로기판이 연성인쇄회로기판(FPCB)인 적층형 반도체 패키지.
  17. 반도체 칩의 핀(pinout)을 그 단부가 아래로 향하도록 변형하는 핀 변형 단계;
    핀이 변형된 반도체 칩을 또다른 반도체 칩에 접합하여 적층하는 칩 적층 단계;
    적층된 반도체 칩의 핀들의 안쪽이면서 칩 유닛 패키지들의 바깥 공간에, 적어도 일부의 핀들에 대응하는 복수의 도전 패턴이 형성된 인쇄회로기판을 정렬하여 재치하는 기판 재치 단계;
    도전 패턴과 대응하는 상부 칩의 핀 및 하부 칩의 핀을 전기적으로 연결하는 용접 단계;를 포함하는 반도체칩의 적층방법.
  18. 제 17 항에 있어서, 상기 기판 재치 단계는 인쇄회로기판의 일 모서리에 형성된 오목부 패턴들이 하부 칩의 핀 상부에 정렬되도록 재치하는 반도체칩의 적층방법.
  19. 제 17 항에 있어서, 상기 용접 단계는 상, 하 칩들의 접합면보다 높고, 상부 칩의 핀들의 인출부 높이보다 낮은 범위로 공급되는 솔더링 페이스트 용액에 칩들이 통과하는 단계를 포함하는 반도체칩의 적층방법.


KR1020100077986A 2010-08-12 2010-08-12 적층형 반도체 패키지 및 그 적층 방법 KR101121483B1 (ko)

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