KR200211294Y1

KR200211294Y1 - 적층형 패키지

Info

Publication number: KR200211294Y1
Application number: KR2019980025192U
Authority: KR
Inventors: 송치중; 정영규
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-12-16
Filing date: 1998-12-16
Publication date: 2001-06-01
Also published as: KR20000012271U

Abstract

본 고안은 적층형 패키지에 관한 것으로, 상,하부 패키지(30)(31)를 클램프 리드(21)를 이용하여 클램핑하는 형식으로 간단하게 적층구성하여 용이하게 고집적화가 가능한 효과가 있고, 그와 같이 구성되는 상,하부 패키지(30)(31)의 사이에 방열 플레이트(15)를 설치하여, 상,하부 반도체 칩(18)(18')의 동작시 발생되는 열이 방열 플레이트(15)를 통하여 외부로 방출되도록 함으로서, 고집적화가 되었음에도 불구하고 충분한 열방출이 이루어지게 된다.

Description

적층형 패키지

본 고안은 적층형 패키지에 관한 것으로, 특히 2개의 단품 패키지를 적층하여 고집적화를 실현함과 아울러 동작시 발생되는 열을 충분하게 방출할 수 있도록 하는데 적합한 적층형 패키지에 관한 것이다.

도 1은 종래 엘시시 패키지의 구조를 보인 종단면도이고, 도 2는 종래 서브스트레이트의 구조를 보인 평면도로서, 도시된 바와 같이, 상면에 일정간격을 두고 다수개의 본딩패드(1)들이 형성되어 있고, 그 본딩패드(1)에 전기적으로 연결되도록 양단부에 다수개의 비아 랜드(2)들이 형성되어 있는 판상의 서브스트레이트(3)와, 그 서브스트레이트(3)의 상면에 고정부착되는 반도체 칩(4)과, 그 칩(4)의 칩패드들과 상기 본딩패드(1)들을 각각 전기적으로 연결하는 금속와이어(5)와, 상기 칩(4), 금속와이어(5)를 감싸도록 서브스트레이트(3)의 상면에 몰딩되는 몰딩부(6)로 구성되어 있다.

상기와 같이 구성되어 있는 종래 엘시시 패키지는 별도의 공정을 거쳐 도 3a와 같이 양단부에 다수개의 비아 랜드(2)가 형성되어 있고, 상면에 일정간격을 두고 2열로 본딩패드(1)들이 형성되어 있는 서브스트레이트(3)를 준비한다.

그런 다음, 도 3b와 같이 상기 서브스트레이트(3)의 상면 중앙에 접착제를 이용하여 반도체 칩(4)를 고정부착하는 다이본딩을 실시하고, 도 3c와 같이, 그 부착된 칩(4)의 상면에 형성된 칩패드들과 상기 본딩패드(1)들을 금속와이어(5)로 각각 연결하는 와이어본딩을 실시하며, 그와 같이 설치된 칩(4)과 금속와이어(5)들의 상부를 감싸도록 서브스트레이트(3)의 상면에 에폭시로 3d와 같이 몰딩부(6)를 형성하여 패키지(7)를 완성한다.

그러나, 상기와 같이 구성되어 있는 종래 엘시시 패키지(7)는 2개의 패키지(7)를 적층하여 고집적화하는 것이 불가능할 뿐만아니라, 고집적화가 되더라도 동작시 열방출이 충분히 이루어지지 못하여 오동작이 발생될 수 있는 문제점이 있었다.

상기와 같은 문제점을 감안하여 안출한 본 고안의 목적을 2개의 패키지를 적층하는 것이 가능하여 고집적화가 가능할뿐만이 아니라, 그와 같은 고집접화된 상태에서 동작시 발생되는 열을 외부로 충분히 방출할 수 있도록 하는데 적합한 적층형 패키지를 제공함에 있다.

도 1은 종래 엘시시 패키지의 구조를 보인 종단면도.

도 2는 종래 서브스트레이트의 구조를 보인 평면도.

도 3a 내지 3d는 종래 엘시시 패키지의 제조순서를 보인 단면도.

도 4는 본 고안 적층형 패키지의 일실시예를 보인 사시도.

도 5는 도 4의 A-A'를 절취하여 보인 단면도.

도 6은 본 고안의 일실시예에 따른 서브스트레이트의 구조를 보인 평면도.

도 7은 본 고안의 일실시예에 따른 클램프 리드를 보인 사시도.

도 8a 내지 8e는 본 고안의 일실시예에 따른 제조순서를 보인 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

11 : 솔더 바 12 : 본딩 패드

13 : 비아 랜드 14,14' : 상,하부 서브스트레이트

15 : 방열 플레이트 18,18' : 상,하부 반도체 칩

18a,18a' : 칩패드 19,19' : 상,하부 금속와이어

20,20' : 상,하부 몰딩부 21 : 클램프 리드

상기와 같은 본 고안의 목적을 달성하기 위하여 일정간격을 두고 설치되어 있는 상,하부 반도체 칩과; 그 상,하부 반도체 칩이 부착됨과 아울러 상면에 본딩패드가 설치되어 있고, 양단부에 비아 랜드가 형성되어 있는 상,하부 서브스트레이트와, 그 상,하부 서브스트레이트에 형성된 본딩패드과 상기 상,하부 반도체 칩의 칩패드들을 전기적으로 연결하는 상,하부 금속와이어들과, 그 상,하부 금속와이어, 상,하부 반도체 칩들을 감싸도록 각각 몰딩되는 상,하부 몰딩부와, 상기 상,하부 서브스트레이트의 양단부에 형성된 비아 랜드들이 클립형식으로 각각 클램핑되는 클램프 리드들을 구비하여서 구성되는 것을 특징으로 하는 적층형 패키지가 제공된다.

이하, 상기와 같이 구성되는 본 고안 적층형 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.

도 4는 본 고안 적층형 패키지의 일실시예를 보인 사시도이고, 도 5는 도 4의 A-A'를 절취하여 보인 단면도이며, 도 6은 본 고안의 일실시예에 따른 상부 서브스트레이트의 구조를 보인 평면도이고, 도 7은 본 고안의 일실시예에 따른 클램프 리드를 보인 사시도이다.

도시된 바와 같이, 본 고안 적층형 패키지는 중앙에 관통되도록 다수개의 솔더 바(11)들이 설치되어 있고, 그 솔더 바(11)들의 외측에 본딩 패드(12)들이 형성되어 있으며, 양측단부에 비아 랜드(13)들이 형성되어 있는 상,하부 서브스트레이트(14)(14')가 방열 플레이트(15)를 사이에 두고 상,하측에 접착제(16)으로 부착되어 있고, 그 상,하부 서브스트레이트(14)(14')의 외측면에 접착제(17)로 상,하부 반도체 칩(18)(18')이 고정부착되어 있으며, 그 상,하부 반도체 칩(18)(18')에 형성되어 있는 칩패드(18a)(18a')들과 상기 본딩 패드(12)들은 각각 상,하부 금속와이어(19)(19')로 연결되어 있으며, 상기 상,하부 금속와이어(19)(19')와 상,하부 반도체 칩(18)(18')들을 감싸도록 상,하부 서브스트레이트(14)(14')의 외측면에 에폭시로 상,하부 몰딩부(20)(20')가 형성되어 있고, 상기 상,하부 서브스트레이트(14)(14')에 형성된 비아 랜드(13)들은 상,하측으로 서로 클램핑되도록 클램프 리드(21)들로 클램핑되어 나열설치되어 있다.

상기 상부 서브스트레이트(14)는 일정두께와 면적을 갖는 판상의 집적회로기판의 중앙에 종,횡으로 다수개의 관통홀(14a)가 형성된 상태에서, 그 관통홀(14a)에 솔더가 채워져 솔더 바(11)가 형성되어 다수개가 상,하방향으로 형성되어 있고, 그 솔더 바(11)들의 외측에 각각 일렬로 형성된 본딩 패드(12)들은 양단부에 형성된 비아 랜드(13)들과 회로선(미도시)으로 연결되어 있다.

상기 클램프 리드(21)는 상기 상부 서브스트레이트(14)에 형성된 비아 랜드(13)에 클램핑되는 상부 클램퍼(21a)와, 상기 하부 서브스트레이트(14')에 형성된 비아 랜드(13)에 클램핑되는 상부 클램퍼(21b) 및 그 상,하부 클램퍼(21a)(21b)를 연결함과 아울러 하단부가 외측으로 돌출절곡되는 연결리드부(21c)로 구성되어 있다.

상기와 같이 구성되어 있는 본 고안 적층형 패키지의 제조방법을 상세히 설명하면 다음과 같다.

먼저, 집적회로기판을 제작하는 공정에서 도 8a와 같이 중앙에 다수개의 솔더 바(11)들이 형성되고, 그 외측에 본딩 패드(12)들이 설치되며, 양단부에 비아 랜드(13)들이 형성되어 있는 상태의 상부 서브스트레이트(14)를 제작한 다음, 도 8b에서와 같이 그 상부 서브스트레이트(14)의 상면에 접착제(17)로 상부 반도체 칩(18)을 고정부착하는 다이본딩작업을 실시하고, 도 8c와 같이 그 상부 반도체 칩(18)의 상면에 형성되어 있는 칩패드(18a)들과 상기 본딩 패드(12)를 각각 금속와이어(19)로 연결하는 와이어본딩작업을 실시하며, 도 8d와 같이 그 금속와이어(19)들과 상기 상부 반도체 칩(18)을 감싸도록 상부 서브스트레이트(14)의 상면에 상부 몰딩부(20)를 형성하여 상부 패키지(30)를 완성한다.

그런 다음, 상기와 같은 동일한 방법으로 동일구조의 하부 패키지(31)를 완성한 다음, 그 하부 패키지(31)를 뒤집어 놓고, 그 하부 패키지(31)의 뒤집어진 상면에 서로 대향하도록 상부 패키지(30)를 얹어 놓는 다음, 도 8e와 같이 클램프 리드(21)의 상,하부 클램퍼(21a)(21b)의 사이에 상기 상,하부 서브스트레이트(14)(14')의 양단부에 형성된 비아 랜드(13)들이 클램핑되도록 클램프 리드(21)들을 나열설치하여 적층형 패키지(32)를 완성하게 된다.

이상에서 상세히 설명한 바와 같이, 본 고안 적층형 패키지는 상,하부 패키지를 클램프 리드를 이용하여 클램핑하는 형식으로 간단하게 적층구성하여 용이하게 고집적화가 가능한 효과가 있고, 그와 같이 구성되는 상,하부 패키지의 사이에 방열 플레이트를 설치하여, 상,하부 반도체 칩의 동작시 발생되는 열이 방열 플레이트를 통하여 외부로 방출되도록 함으로서, 고집적화가 되었음에도 불구하고 충분한 열방출이 이루어지는 효과가 있다.

Claims

일정간격을 두고 설치되어 있는 상,하부 반도체 칩과; 그 상,하부 반도체 칩이 부착됨과 아울러 상면에 본딩패드가 설치되어 있고, 양단부에 비아 랜드가 형성되어 있는 상,하부 서브스트레이트와; 그 상,하부 서브스트레이트에 형성된 본딩패드와 상기 상,하부 반도체 칩의 칩패드들을 전기적으로 연결하는 상,하부 금속와이어들과; 그 상,하부 금속와이어, 상,하부 반도체 칩들을 감싸도록 각각 몰딩되는 상,하부 몰딩부와; 상기 상,하부 서브스트레이트의 양단부에 형성된 비아 랜드들이 클립형식으로 각각 클램핑되는 클램프 리드들을 구비하여서 구성되는 것을 특징으로 하는 적층형 패키지.
제 1항에 있어서, 상기 상,하부 서브스트레이트의 중앙에는 상,하방향으로 다수개의 솔더 바들이 설치되어 있고, 상기 상,하부 서브스트레이트의 사이에는 방열 플레이트가 설치되어, 상,하부 반도체 칩의 구동시 발생되는 열이 방열 플레이트를 통하여 방출되도록 한 것을 특징으로 하는 적층형 패키지.