CN102376680B - 堆叠式半导体封装及其堆叠方法 - Google Patents

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Abstract

本发明公开了一种堆叠式半导体封装及其堆叠方法，可应用于具有短到使得半导体芯片不能直接结合到一起的管脚的半导体芯片。印刷电路板PCB被插入到上层半导体芯片的管脚和堆叠式半导体芯片的主体的外部之间的空间中。PCB包括在与各个管脚对应的位置处的多个导电图案。各个导电图案与上层和下层半导体芯片的对应的各个管脚结合到一起。PCB在一侧上包括多个凹槽图案，凹槽图案具有与半导体芯片的管脚相同的间距。设置PCB横跨下层半导体芯片的管脚，从而容易地布置堆叠式半导体芯片与PCB。

Description

堆叠式半导体封装及其堆叠方法
相关申请的交叉参考
本申请要求于2010年8月12日提交的韩国专利申请No.10-2010-0077986的优先权，其全部公开通过引用结合于此用于所有目的。
技术领域
以下描述涉及用于将半导体芯片堆叠在芯片基座上的堆叠式半导体封装技术。
背景技术
已经介绍了通过例如堆叠两个相同存储器半导体封装，使存储容量加倍的新堆叠式半导体封装技术。美国专利No.6242285公开了已经由本发明的申请人实现的方法。因为使上层芯片上的管脚变形并且随后与下层芯片上的管脚直接结合，所以以上现有技术在其实现中是有利的。
然而，一些管脚最近被设计成具有较短长度，使得上层芯片上的管脚的端部与下层芯片上的管脚的上端部变得相对远离。因此，在焊膏处理之后，不适当地执行结合，导致出现更多缺陷。
发明内容
以下描述涉及用于有效地堆叠具有较短管脚的芯片的技术。提供了用于容易地和有效地连接以使管脚不可能直接结合到一起的距离彼此隔离的管脚的复杂技术。
在一总体方面，提供了一种堆叠式半导体封装，包括：第一半导体芯片，被配置成在至少一侧上包括多个第一管脚，用于与外部电路连接；第二半导体芯片，被配置成堆叠在第一半导体芯片之上，并且在与第一管脚对应的至少一侧上包括多个第二管脚，第二管脚具有朝向所对应的第一管脚的上部延伸并且与所对应的第一管脚的上部隔离的端部；印刷电路板(PCB)，被配置成设置在第二管脚与第一和第二半导体芯片的芯片主体之间的空间中并且沿着第一和第二半导体芯片的长度，并且包括多个导电图案，每一个导电图案均从所对应的第二管脚的端部朝向所对应的第一管脚的上部延伸；以及多个结合部，每一个结合部都被配置成电连接PCB的导电图案、对应的第二管脚的端部和所对应的第一管脚的上部。
PCB可以被进一步配置成在一侧上包括多个凹槽图案，每一个凹槽图案都具有与第一管脚相同的间距。PCB可以被布置成通过与所对应的第一管脚的上部接触的凹槽图案，与第一和第二半导体芯片对准。
其他特征和方面将从以下详细描述、附图和权利要求变得明显。
附图说明
图1A是示出印刷电路板(PCB)的外部的示例的侧视图。
图1B示出图1A中所示的示例中的沿着线C-C′的横截面图。
图1C是示出图1A中所示的示例中所示的堆叠式半导体封装的示例的放大图。
图1D是示出结合在一起的第一管脚和第二管脚与凹槽图案的示例的放大横截面图。
图2是示出结合在一起的第一和第二管脚与PCB的凹槽图案的另一示例的放大图。
图3示出堆叠半导体芯片的方法的示例的流程图。
贯穿附图和详细说明，除非另外描述，相同附图标号被理解为指示相同元件、特征和结构。为了清楚、说明和方便起见，这些元件的相对尺寸和描述会被夸大。
具体实施方式
提供以下描述，以帮助读者获得在此描述的方法、装置、和/或系统的全面理解。因此，向本领域普通技术人员建议在此描述的方法、装置、和/或系统的多种改变、修改、以及等同物。此外，为了更加清楚和简洁，已知功能和构造的描述会被省略。
图1A是示出在堆叠式半导体封装通过焊膏之前，印刷电路板(PCB)及其管脚的外部的示例的侧视图。图1B是图1A中所示的示例中的沿着线C-C′的横截面图。图1C是示出图1A中所示的示例中所示的堆叠式半导体封装的示例的放大图。图1D是示出结合在一起的凹槽图案与第一管脚和第二管脚的示例的放大横截面图。
如图1A至图1D所示，堆叠式半导体封装可以包括第一半导体芯片100和堆叠在第一半导体芯片100上的第二半导体芯片200。第一半导体芯片100可以在一侧上包括多个第一管脚110-1，...，和110-10，用于到外部电路的连接。第二半导体芯片200可以在一侧上包括多个第二管脚210-1，...，和210-2。如图1B中所示的示例中所示，第二管脚210的端部与第一管脚110的相应上部隔离并且向上延伸。
在第二管脚210与芯片主体170和270之间的空间中，PCB 300沿着第一和第二芯片100和200的长度布置在第一管脚110之上。PCB 300可以包括与第一和第二管脚对应的多个导电图案310-1，...，和310-10。除了被形成为比其余部分更短的导电图案310-9之外，导电图案310-1至310-8和310-10被设计成从相应第二管脚210的端部延伸到第一管脚110的上部。导电图案310-1至310-8和310-10通过结合部500电连接至相应第二管脚210-1至210-8和210-9的端部以及相应第一管脚110-1至110-8和110-10的上部。
如图1A至图1D所示，类似于现有技术，在堆叠式半导体封装中，使第二管脚210的端部变形，以朝向第一管脚110的上部延伸。然而，本发明不限于以上，并且可以包括具有最初向下延伸的管脚的半导体芯片。与现有技术不同，第二管脚210的端部不足够长，以达到第一管脚110的上部。根据现有技术的焊接不能提供第二管脚210的端部和第一管脚110的上部之间的可靠电连接。形成在PCB上的导电图案310提供延伸平面，其允许焊膏稳定地连接于第二管脚210的端部与第一管脚110的上部之间。在该示例中，结合部500可以通过焊接第一和第二管脚110和210与导电图案310形成。在经过焊膏溶液的过程中，焊膏溶液被附着，以覆盖第一管脚110的上部，焊膏溶液从第二管脚210的端部经过导电图案310，从而提供在第一和第二管脚110和210之间的稳定电连接。
虽然美国专利No.6242285公开了使用类似于PCB的辅助单元来连接管脚的方法，但是现有技术的PCB仅提供用于在上层芯片上的控制管脚和下层芯片上的非连接(NC)管脚之间桥接的路径。用于桥接的配置在现有技术中未具体公开。根据以上现有技术，上层和下层芯片上的管脚最初通过焊接直接连接。
在图1A至图1D中所示的示例中，PCB 300可以是柔性PCB(FPCB)，或者可以是任何其他类型的PCB。在另一示例中，PCB 300可以在一侧上包括具有与第一管脚110相同的间距的多个凹槽图案330。凹槽图案330与各个第一管脚110的上部接触，因此PCB 300可以与各个第一和第二半导体芯片100和200的第一和第二管脚110和210对准。
在该示例中，每个凹槽图案330都可以通过沿着长度方向切割导电通孔形成，其中，导电通孔与导电图案310导通。在这种情况下，由于每个凹槽图案330的切割部分上的凹槽都具有在其上形成的导电图案，如在图1D中所示的示例中示出的，焊膏渗入到凹槽深处，从而加固与管脚110和210的连接。然而，凹槽图案330可以不限于以上，并且可以是在其上不形成导电图案的简单图案。
在另一示例中，PCB 300可以进一步包括桥接图案350，其具有连接至第二半导体芯片的控制管脚210-9的一端部和连接至第一半导体芯片的NC管脚110-9的另一端部。桥接图案350可以形成在内层上，以与导电图案310-7至310-9断开连接。即，在这种情况下，PCB是多层FPCB。
在假设两个相同DRAM封装被堆叠以使存储器的容量加倍的情况下公开所示示例作为示例。然而，所公开的示例仅是示例性的，并且不意欲限制本发明的范围。在这些示例中，各个上层和下层芯片上的大多数管脚(诸如，地址管脚和数据管脚)都连接至各个相应管脚。为了使容量加倍，地址必须通过使用芯片选择(CS)管脚210-9(其在读取和写入操作期间区分芯片)充分扩展(extend)。为此，使用作为下层芯片的第一半导体芯片110上的NC管脚110-7。为了将CS管脚210-9连接至NC管脚110-7，提供桥接图案。
如图1C中所示的示例中所示，桥接图案350可以包括经由通孔351-2连接至短导电图案310-9的一端部和经由通孔351-1连接至导电图案中的一个330-7的另一端部，并且被配置为形成在多层的内层上的内部图案353。在这种情况下，短导电图案310-9形成在PCB 300的上表面上，以具有短到以仅结合至第二管脚中的一个210-9的长度。导电图案310-9被形成为足够短，并且结合至短导电图案310-9的第二管脚210-9被切割为充分短。因此，在经过焊膏溶液的过程中，焊膏溶液覆盖与第二管脚210-9对应的第一管脚110-9，从而可以避免第一管脚110-9和第二管脚210-9之间的直接电连接。因此，允许第二半导体芯片200上的CS管脚210-9电连接至第一半导体芯片100上的NC管脚110-7，使得当第一半导体芯片100上的第一管脚连接至外部安装板时，第二半导体芯片200可以通过第一半导体芯片100上的NC管脚110-7被直接控制。
图2是示出结合到一起的第一和第二管脚与PCB的凹槽图案的另一示例的放大图。与图1A至图1D中所示的示例中示出的那些相同的元件具有相同附图标号。
在图2中所示的示例中，第一半导体芯片100和第二半导体芯片200具有与图1A中所示的示例中所示的那些相同的形状，并且它们被相互堆叠，结合到一起。此后，将参考图1A至图1C和图2描述堆叠式半导体封装的另一示例。图2中所示的示例中示出的堆叠式半导体封装通过将第二半导体芯片200堆叠在第一半导体芯片100上形成。第一半导体芯片100可以包括形成在一侧上的多个第一管脚110-1，...，和110-10，用于与外部电路连接。第二半导体芯片可以包括在一侧上形成的多个第二管脚210-1，...，和210-10。各个第二管脚210的端部都朝向各个第一管脚110的上部延伸一距离。即，第二管脚210可以最初被设计成具有与第一管脚110相同的形状，并且然后变形，以具有向下延伸的下端。根据现有技术的焊接不能在第二管脚210的端部与第一管脚110的上部之间提供可靠电连接。
在第二管脚210和芯片主体170和270之间的空间中，PCB 300沿着第一和第二半导体芯片100和200的长度设置在第一管脚110之上。PCB300可以包括与第一和第二管脚110和210对应的多个导电图案310-1，...，和310-10。除了短导电图案310-9之外，导电图案310-1，...，310-8和310-10被形成为从第二管脚210的端部朝向第一管脚110的上部延伸。导电图案310-1，...，310-8和310-10以及相应第二管脚210-1，...，210-8和210-10的端部以及相应第一管脚110-1，...，110-8和110-10的上部通过结合部500电连接。
在图2中所示的示例中，PCB 300具有与图1C中所示的示例中示出的PCB 300的前表面类似的前表面，并且它们的相互不同之处在于，图2的PCB 300的后表面具有与前表面类似的图案。在图2中所示的示例中，PCB 300是FPCB，但是可以是任何其他类型的PCB。如图2所示，PCB300的每个导电图案310都包括形成在面对芯片主体170和270的PCB300的表面上的第一导电图案311和形成在面对第二管脚210的PCB 300的相对表面上的第二导电图案313。多个第一导电图案311形成在与第一管脚110对应的位置处。多个第二导电图案313形成在与各个第二管脚210对应的位置处。在此，形成在与管脚对应的位置处的导电图案以与管脚相同的间隔布置，并且具有与管脚的尺寸对应的尺寸，并且适于与相应管脚结合。除了与桥接图案相关的短图案之外，PCB 300的后表面上的导电图案以与图1C中所示的示例相同的方式形成。然而，后表面上的图案不需要达到第二管脚210，从而可以接受这些图案为具有连接至形成在凹槽图案330上的导电图案的短长度的短图案。另外，与连接至CS管脚210-9的导电图案330-9对应的后表面上的导电图案被去除。
与现有技术不同，第二管脚210的端部不足够长以达到第一管脚110的上部。根据现有技术的焊接不能在第二管脚210的端部和第一管脚110的上部之间提供可靠电连接。形成在PCB 300上的导电图案310提供允许焊膏稳定地连接在将被连接的第二管脚210的端部和第一管脚110的上部之间的延伸平面。
在图2中所示的示例中，结合部500可以通过将第一和第二管脚110和210焊接至导电图案310形成。在经过焊膏溶液的过程中，焊膏溶液被附着，以覆盖第一管脚110的上部，使导电图案310从第二管脚210的端部经过，从而在第一和第二管脚110和210之间提供可靠电连接。
虽然上述美国专利No.6242285公开了使用类似于PCB的辅助单元连接管脚的方法，但是现有技术的PCB仅提供用于在上层芯片上的控制管脚和下层芯片上的NC管脚之间桥接的路径。用于桥接的配置在现有技术中未被具体公开。在现有技术中，上层和下层芯片上的管脚最初通过焊接直接连接。
在图2中所示的示例中，PCB 300是FPCB，但是可以是任何其他类型的PCB。PCB 300的导电图案310包括形成在面对芯片主体170和270的PCB 300的表面上的第一导电图案311和形成在面对第二管脚210的PCB 300的相对表面上的第二导电图案313。多个第一导电图案311形成在与第一管脚110对应的位置处。多个第二导电图案313形成在与各个第二管脚210对应的位置处。在此，形成在与管脚对应的位置处的导电图案以与管脚相同的间隔布置，并且具有与管脚的尺寸对应的尺寸，并且适于与相应管脚结合。
如图2中所示的示例中所示，结合部500可以包括第一结合部510和第二结合部520，所述第一结合部510在第一半导体芯片100上连接第一导电图案311和相应第一管脚110，所述第二结合部520连接第二导电图案313、从第二半导体芯片200朝向第一管脚100的上部延伸的相应第二管脚210、以及第一管脚100的上部。与图1D中所示的示例相比，进一步提供第一结合部510，从而可以实现在第一和第二管脚110和120之间更可靠的电连接。如随后所述，在经过焊膏溶液的同时，焊膏溶液被固定和结合到导电图案310。
根据另一方面，PCB 300可以进一步包括形成在第一管脚110的上部之上并且与第一管脚110和/或第二管脚210对准的凹槽图案330。凹槽图案330可以与各个第一管脚110的上部接触，从而PCB 300可以设置成与第一和第二半导体芯片100和200的第一和第二管脚110对准。
凹槽图案330中的每一个都可以通过沿着长度方向切割导电通孔形成，其中，导电通孔电连接第一导电图案110和在相应位置处的第二导电图案210。在这种情况下，由于每个凹槽图案330的切割部分上的凹槽均具有形成在其上的导电图案，如图2中所示的示例中所示，焊膏渗入凹槽深处，从而加固与第一和第二管脚110和210的连接。然而，类似于图1C中所示的示例中，与短导电图案310-9对应的凹槽图案330-9是不包括导电图案的倒角图案(chamfer pattern)。然而，凹槽图案不限于以上，并且所有凹槽图案都可以是在其上不形成导电图案的简单倒角图案。
根据另一方面，PCB 300可以进一步包括桥接图案350，其具有连接至第二半导体芯片200的控制管脚的一端部和连接至第一半导体芯片100的NC管脚的另一端部。桥接图案350可以形成在内层上，以与导电图案310断开电连接。即，图2中所示的示例中的PCB 300是多层FPCB。
在假设两个相同DRAM封装被堆叠以使存储器的容量加倍的情况下，公开所示示例。然而，所描述的示例仅是示例性的，并且不意欲限制本发明的范围。在该示例中，各个上层和下层芯片上的大多数管脚(诸如，地址管脚和数据管脚)连接至各个相应管脚。为了使容量加倍，地址应该通过使用CS管脚210-9被充分地扩展，其中，CS管脚210-9在读取和写入操作期间区分芯片。为此，使用作为下层芯片的第一半导体芯片110上的NC管脚110-7。
如图1C中所示的示例中所示，桥接图案350可以包括经由通孔351-2连接至短导电图案310-9的一端部和经由通孔351-1连接至导电图案中的一个330-7的另一端部，并且被配置为形成在多层的内层上的内部图案353。导电图案310-9被形成为足够短，并且结合到短导电图案310-9的第二管脚210-9被切割成足够短。因此，在经过焊膏溶液的过程中，焊膏溶液覆盖与第二管脚210-9对应的第一管脚110-9，使得可以避免第一管脚110-9和第二管脚210-9之间的直接电连接。因此，在第二半导体芯片200上的CS管脚210-9可以电连接至第一半导体芯片100上的NC管脚110-7，从而当第一半导体芯片100上的第一管脚110连接至外部安装板时，可以通过第一半导体芯片100上的NC管脚110-7直接控制第二半导体芯片200。
此后，将参考图3描述堆叠半导体芯片的方法的示例。图3示出堆叠半导体芯片的方法的示例的流程图。使半导体芯片的管脚变形，以向下延伸(100)。如果半导体芯片的管脚如图1A中的第一半导体芯片100的第一管脚110那样水平地延伸，则使用压模按压管脚，使得所有管脚的端部都向下延伸。压模由一对上层模和下层模形成。当放在下层模上的芯片被上层模按压时，使管脚的端部变形为朝下。在这种情况下，控制管脚210-9可以通过不同压模被预先处理，以将其切割成比其他第二管脚更短。
此后，具有变形的管脚的半导体芯片被堆叠在另一半导体芯片上(S200)。再次参考图1A或图2，在粘结材料(诸如，环氧树脂)被应用在第一半导体芯片100的芯片主体170的顶面上之后，第二半导体芯片200被按压在第一半导体芯片100上，并且加热以硬化环氧树脂，从而两个半导体芯片100和200被堆叠在一起。在堆叠操作期间，可以使用夹具，以准确地对准第一和第二半导体芯片100和200。
然后，在堆叠式半导体芯片的管脚和单一芯片封装的外部之间的空间中，包括与至少一些管脚对应的多个导电图案的PCB被设置成与管脚对准(300)。如图1A或图2中所示的示例中所示，为了准确地和精确地将多层FPCB插入到这样的窄空间中，可以使用显微镜来放大该空间。在这种情况下，PCB可以包括布置在下层半导体芯片上的管脚的上部上的凹槽图案。
导电图案、上层半导体芯片上的管脚、以及下层半导体芯片上的管脚通过结合电连接(400)。为了从将被结合的部分去除杂质，堆叠式半导体芯片经过焊剂(flux)。随后，堆叠式半导体芯片封装在下沉到焊膏溶液中的同时经过填充有达到恒定高度的沸腾焊膏溶液的容器。堆叠式半导体芯片封装下沉的深度可以故意被设置成保持在稍微高于第一管脚和第二管脚之间的结合部的水平处。即，焊膏溶液被提供达到高于上层和下层芯片之间的结合表面并且低于上层芯片的管脚从其突出的部分的水平。然后，焊膏溶液被冷却以硬化，并且然后经过清洁间以去除剩余焊剂。
堆叠操作之后的最终封装经过测试，并随后被包装在托盘(tray)中用于传输。
如上所述，当相互隔离使得各个上层和下层半导体芯片的上部和下部管脚不能直接结合的上层半导体芯片和下层半导体芯片彼此堆叠时，包括多个导电图案的PCB被布置在上部和下部管脚附近，从而允许上部和下部管脚之间的可靠结合。形成在PCB的一侧上以具有与管脚相同的间距的凹槽图案被放在下部管脚的上部之上，从而便于PCB的对准。
当前实施例可以被实现为计算机可读记录介质中的计算机可读代码。构成计算机程序的代码和代码段可以通过本领域中的熟练计算机程序师容易地推断。计算机可读记录介质包括其中存储计算机可读数据的所有类型的记录媒介。计算机可读记录介质的示例包括ROM、RAM、CD-ROM、磁带、软盘、以及光学数据存储器。此外，记录介质可以以诸如互联网传输之类的载波的形式实现。另外，计算机可读记录介质可以通过网络被分发给计算机系统，其中，计算机可读代码可以分布式存储和执行。
以上已经描述了多个示例。然而，将明白，可以作出多种修改。例如，如果所描述的技术以不同顺序执行和/或如果所描述的系统、结构、设备、或电路中的组件以不同方式结合和/或由其他组件或它们的等同物代替或者补充，可以实现合适的结果。因此，其他实现在以下权利要求的范围之内。

Claims (10)

1.一种堆叠式半导体封装，包括：
第一半导体芯片，被配置成在至少一侧上包括多个第一管脚，用于与外部电路连接；
第二半导体芯片，被配置成堆叠在所述第一半导体芯片之上，并且在与所述第一管脚对应的至少一侧上包括多个第二管脚，所述第二管脚具有朝向所对应的第一管脚的上部延伸并且与所对应的第一管脚的上部隔离的端部；
印刷电路板PCB，被配置成竖直地设置在所述第二管脚与所述第一和第二半导体芯片的芯片主体之间的空间中并且沿着所述第一和第二半导体芯片的纵向，并且包括多个导电图案，每一个所述导电图案均从所对应的第二管脚的所述端部朝向所对应的第一管脚的所述上部延伸；以及
多个结合部，每一个结合部都被配置成电连接所述PCB的导电图案、对应第二管脚的端部和对应第一管脚的上部，
其中，所述PCB被进一步配置成包括通过沿着纵向切割导电通孔形成的多个凹槽图案，所述导电通孔与所述导电图案在一侧上导通；
其中，所述凹槽图案互相具有与所述第一管脚相同的间距，并且所述凹槽图案的每一个与所对应的第一管脚的所述上部接触，使得所述PCB与所述第一和第二半导体芯片对准。
2.根据权利要求1所述的堆叠式半导体封装，其中，所述PCB被进一步配置成进一步包括：桥接图案，所述桥接图案具有连接至所述第二半导体芯片的控制管脚的一端部和连接至所述第一半导体芯片的非连接管脚的另一端部，并且形成在内层之上，以与所述多个导电图案断开电连接。
3.根据权利要求1所述的堆叠式半导体封装，其中，所述PCB是柔性PCB。
4.一种堆叠式半导体封装，包括：
第一半导体芯片，被配置成在至少一侧上包括多个第一管脚，用于与外部电路连接；
第二半导体芯片，被配置成堆叠在所述第一半导体芯片之上，并且在与所述第一管脚对应的至少一侧上包括多个第二管脚，所述第二管脚具有变形以朝向所对应的第一管脚的上部延伸并且与所对应的第一管脚的上部隔离的端部；
印刷电路板PCB，被配置成沿着所述第一和第二半导体芯片的纵向，竖直地设置在所述第二管脚与所述第一和第二半导体芯片的芯片主体之间的空间中，并且包括多个导电图案，每一个所述导电图案均占用从所对应的第二管脚的所述端部朝向所对应的第一管脚的所述上部延伸的区域；以及
多个结合部，每一个结合部均被配置成电连接所述PCB的导电图案、对应的第二管脚的端部和对应的第一管脚的上部，
其中，所述PCB被进一步配置成包括通过沿着纵向切割导电通孔形成的多个凹槽图案，所述导电通孔与所述导电图案在一侧上导通；以及
其中，所述凹槽图案互相具有与所述第一管脚相同的间距，并且所述凹槽图案的每一个与所对应的第一管脚的所述上部接触，使得所述PCB与所述第一和第二半导体芯片对准。
5.根据权利要求4所述的堆叠式半导体封装，其中，所述PCB的所述多个导电图案包括：多个第一导电图案，在面对所述第一和第二半导体芯片的主体的所述PCB的一个表面上与所述第一管脚对应的位置处形成；以及多个第二导电图案，在面对所述第二管脚的所述PCB的另一表面上与所述第二管脚对应的位置处形成。
6.根据权利要求4所述的堆叠式半导体封装，其中，所述PCB被进一步配置成进一步包括：桥接图案，所述桥接图案具有连接至所述第二半导体芯片的控制管脚的一端部和连接至所述第一半导体芯片的非连接管脚的另一端部，并且形成在内层之上，以与所述多个导电图案断开电连接。
7.根据权利要求5所述的堆叠式半导体封装，其中，所述结合部中的每一个均包括：第一结合部，用于连接第一导电图案和所述第一半导体芯片的对应第一管脚的上部；以及第二结合部，用于连接第二导电图案、朝向所述第一半导体芯片的所述第一管脚延伸的所述第二半导体芯片的对应的第二管脚的端部、以及所述第一管脚的所述上部。
8.根据权利要求4所述的堆叠式半导体封装，其中，所述PCB是柔性PCB。
9.一种用于堆叠半导体芯片的方法，所述方法包括：
使所述半导体芯片的管脚变形，使得各个管脚的端部向下延伸；
将具有变形的管脚的所述半导体芯片堆叠并结合到另一半导体芯片上；
在所述堆叠式半导体芯片的所述管脚和单一芯片封装之间的空间中竖直地设置印刷电路板PCB与所述堆叠式半导体芯片对齐，使得在所述PCB的一侧上形成的凹槽图案布置在下层半导体芯片的对应管脚之上，所述PCB包括与所述半导体芯片中的至少一些管脚对应的多个导电图案；以及
通过焊接电连接各个导电图案与上层半导体芯片和下层半导体芯片的各个对应的管脚。
10.根据权利要求9所述的方法，其中，所述导电图案和所述管脚的电连接包括：使所述堆叠式半导体芯片经过焊膏溶液，所述焊膏溶液被提供达到高于所述上层和下层芯片之间的结合表面并且低于所述上层芯片的所述管脚伸出的部分的水平。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111764B2 (en) * 2012-07-13 2015-08-18 Infineon Technologies Ag Integrated semiconductor device and a bridge circuit with the integrated semiconductor device
DE102015008503A1 (de) * 2015-07-03 2017-01-05 TE Connectivity Sensors Germany GmbH Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242285B1 (en) * 1998-07-23 2001-06-05 Kyung Suk Kang Stacked package of semiconductor package units via direct connection between leads and stacking method therefor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010086476A (ko) * 2001-07-13 2001-09-13 신이술 인쇄회로기판 및 그것을 이용한 반도체 칩의 적층 패키지방법
US6542393B1 (en) * 2002-04-24 2003-04-01 Ma Laboratories, Inc. Dual-bank memory module with stacked DRAM chips having a concave-shaped re-route PCB in-between
US6933209B2 (en) * 2003-12-24 2005-08-23 Super Talent Electronics Inc. Stacking memory chips using flat lead-frame with breakaway insertion pins and pin-to-pin bridges
US7375418B2 (en) 2006-06-14 2008-05-20 Entorian Technologies, Lp Interposer stacking system and method
US7446403B2 (en) 2006-06-14 2008-11-04 Entorian Technologies, Lp Carrier structure stacking system and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242285B1 (en) * 1998-07-23 2001-06-05 Kyung Suk Kang Stacked package of semiconductor package units via direct connection between leads and stacking method therefor

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