JP2006310523A - 半導体装置及びその製造方法、並びに、回路基板の接続方法 - Google Patents

半導体装置及びその製造方法、並びに、回路基板の接続方法 Download PDF

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Abstract

【課題】 回路基板同士の接続を効率よく、高精度に且つ信頼性よく行う。
【解決手段】 位置決め穴１８２を有する基板１８０と、位置決め穴１９２を有するフレキシブルテープの切断片１９９とを、位置決め穴１８２，１９２に位置決めピン２０１を通すことによって位置決めしながら、基板１８０の一方の面と切断片１９９の一方の面とが向き合うように重ね合わせる。次に、切断片１９９の他方の面から超音波ツール２１０を押圧することによって、基板１０８に設けられた内部端子１１１と、切断片１９９に設けられた内部端子１２２とを、超音波接合する。これにより、両者の接続を高精度に行うことができる。また、内部端子１１１，１２２を超音波接合していることから、ボンディングワイヤを用いた接続のように端子数に比例して作業時間が長くなったり、熱に起因する位置ずれが生じることもない。
【選択図】 図９

Description

本発明は半導体装置及びその製造方法に関し、特に、インターポーザなどの回路基板を複数備える半導体装置及びその製造方法に関する。また、本発明は回路基板の接続方法に関し、特に、不透明或いは半透明な回路基板同士を接続する方法に関する。
従来より、半導体チップをインターポーザなどの回路基板に接続する方法としては、ワイヤボンディング接続やフリップチップ接続が広く用いられているが、近年、メモリの大容量化などを目的として、例えば、複数のインターポーザにそれぞれ半導体チップを搭載し、これらインターポーザを相互に接続する方法が提案されている（特許文献１参照）。この場合、半導体チップとインターポーザとの接続だけでなく、インターポーザ同士の接続が必要となるが、その方法としては、特許文献１に記載されているように金属ピンを用いる方法のほか、ボンディングワイヤを用いる方法や、はんだを用いる方法などが挙げられる。
しかしながら、ボンディングワイヤを用いた接続は、高精度な接続が可能である反面、接続すべき端子間を一つずつ接続する必要があることから、端子数に比例して作業時間が長くなるという問題があった。しかも、ボンディングワイヤを用いた接続は、平面的な接続であることから、半導体装置全体のサイズを小型化することは本質的に困難である。このように、複数のインターポーザを相互に接続する場合、ボンディングワイヤを用いると作業時間が非常に長くなるとともに、半導体装置全体のサイズを大きくなるという問題があった。
一方、はんだを用いる方法は、作業時間が比較的短いという利点があるものの、インターポーザ同士の熱膨張係数が大きく違うと、接合時の加熱によって位置ずれが生じるため、狭ピッチな端子を有する半導体装置に適用することは困難である。また、完成した半導体装置をモジュール基板やマザーボードなどに実装する際のリフロー工程ではんだが再溶融し、これによって隣接する端子間が短絡するなど、信頼性を損ねる可能性もあった。
上述した問題は、半導体チップが搭載された複数のインターポーザを相互に接続する場合のみならず、例えば、半導体チップが搭載されたフレキシブルな副インターポーザを、リジッドな主インターポーザに接続する場合にも生じる問題である。
一方、ボンディングワイヤを用いた接続は平面的な接続であることから、インターポーザなどの回路基板が不透明或いは半透明であっても、接続時にこれが問題となることはないが、インターポーザなどの回路基板を重ね合わせることによって接続する場合、これら回路基板が不透明或いは半透明であると、端子の目視や画像認識が不可能或いは極めて困難となり、正しい接続を行うことが難しいという問題もあった。このような問題は、端子が回路基板からはみ出した状態であれば生じないが、端子が回路基板からはみ出しておらず、回路基板上に形成されている場合には、大きな問題となる。
特開２００２−７６２４０号公報
本発明は、このような問題点を解決すべくなされたものであって、ボンディングワイヤやはんだを用いることなく、インターポーザなどの回路基板同士が高精度に接続された半導体装置を提供することを目的とする。
また、本発明の他の目的は、インターポーザなどの回路基板同士の接続を効率よく、高精度に、且つ、信頼性よく行うことが可能な半導体装置の製造方法を提供することである。
また、本発明のさらに他の目的は、接続すべき回路基板が不透明或いは半透明であっても、回路基板上に形成された端子を正しく接続することが可能な回路基板の接続方法を提供することである。
本発明の一側面による半導体装置は、いずれも一方の面に内部端子が設けられた第１及び第２のインターポーザと、前記第１のインターポーザと前記第２のインターポーザとの間に配置された半導体チップとを備え、前記半導体チップの裏面は、前記第１のインターポーザの前記一方の面に固定され、前記半導体チップの主面は、前記第２のインターポーザの前記一方の面に固定され、前記第１のインターポーザの前記一方の面に設けられた前記内部端子と、前記第２のインターポーザの前記一方の面に設けられた前記内部端子とが接合していることを特徴とする。
本発明によれば、２つのインターポーザによって半導体チップを挟み込むとともに、これらインターポーザに設けられた内部端子同士が接合していることから、ボンディングワイヤやはんだを用いる必要がなくなる。内部端子の接合は超音波により行うことができ、インターポーザの位置決めはこれらインターポーザに設けられた位置決め穴などを用いて行うことができる。
本発明の他の側面による半導体装置は、いずれも一方の面に内部端子が設けられた複数の副インターポーザと、それぞれ前記副インターポーザの前記内部端子と電気的に接続され、それぞれ前記副インターポーザの前記一方の面に固定された複数の半導体チップと、一方の面に内部端子が設けられた主インターポーザとを備え、前記主インターポーザの前記内部端子と、前記複数の副インターポーザの前記内部端子とが接合していることを特徴とする。
本発明においても、主インターポーザの内部端子と、副インターポーザの内部端子とが接合していることから、ボンディングワイヤやはんだを用いる必要がなくなる。また、複数の半導体チップが１つの主インターポーザ上に搭載されることから、例えば、半導体チップとしてメモリを用いた場合、記憶容量を大幅に増大させることが可能となる。この場合も、内部端子の接合は超音波により行うことができ、主インターポーザと副インターポーザとの位置決めは、これらインターポーザに設けられた位置決め穴などを用いて行うことができる。
本発明による半導体装置の製造方法は、第１の位置決め部を有する第１のインターポーザと、第２の位置決め部を有する第２のインターポーザとを、前記第１及び第２の位置決め部を用いて位置決めしながら重ね合わせる第１の工程と、前記第１のインターポーザに設けられた第１の内部端子と、前記第２のインターポーザに設けられ、半導体チップに接続された第２の内部端子とを、超音波接合する第２の工程とを備えることを特徴とする。
本発明によれば、第１及び第２の位置決め部を用いてインターポーザを位置決めしていることから、インターポーザ同士の接続を高精度に行うことができる。また、内部端子を超音波接合していることから、ボンディングワイヤを用いた接続のように端子数に比例して作業時間が長くなったり、はんだを用いた接続のように熱に起因する位置ずれや、再溶融による接続不良が生じたりすることがなく、信頼性の高い接続を効率よく行うことが可能となる。
第１及び第２の位置決め部は、それぞれ第１及び第２のインターポーザに設けられた第１及び第２の位置決め穴であることが好ましく、この場合、第１の工程は、位置決めピンを第１及び第２の位置決め穴に挿入することによって行うことができる。これによれば、非常に簡単な方法によって、高精度に位置決めすることが可能となる。
また、第２の工程は、第２のインターポーザから見て第２の内部端子とは反対側の面を、超音波ツールによって押圧することによって行うことが好ましく、超音波ツールによる押圧は、複数の内部端子に対して同時に行うことがより好ましい。
また、本発明による回路基板の接続方法は、第１の位置決め部を有し、一方の面に内部端子が設けられた不透明或いは半透明な第１の回路基板と、第２の位置決め部を有し、一方の面に内部端子が設けられた不透明或いは半透明な第２の回路基板とを、前記第１及び第２の位置決め部を用いて位置決めしながら、前記第１の回路基板の前記一方の面と前記第２の回路基板の前記一方の面とが向き合うように重ね合わせる第１の工程と、前記第２の回路基板の他方の面から超音波ツールを押圧することによって、前記第１の回路基板に設けられた前記内部端子と、前記第２の回路基板に設けられた前記内部端子とを、超音波接合する第２の工程とを備えることを特徴とする。
本発明によれば、第１及び第２の位置決め部を用いて第１及び第２の回路基板を位置決めしつつ、第２の回路基板の他方の面から超音波ツールを押圧することによって超音波接合していることから、第１の回路基板及び第２の回路基板の両方が不透明或いは半透明であるにもかかわらず、これら回路基板同士の接続を高精度に行うことが可能となる。
このように、本発明によれば、ボンディングワイヤやはんだを用いることなく、インターポーザなどの回路基板同士を高精度に接続することが可能となる。また、接続にボンディングワイヤを用いていないことから、端子数が多い場合であっても作業時間が長くなることがなく、効率よく作業を行うことが可能となる。また、接続にはんだを用いていないことから、熱膨張係数の差に起因する位置ずれが生じないばかりでなく、再溶融による接続不良が生じることもない。このため、信頼性の高い接続を効率よく行うことが可能となる。
また、本発明によれば、接続すべき回路基板が不透明或いは半透明であっても、回路基板上に形成された端子を正しく接続することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置の構造を示す略断面図である。
図１に示すように、本実施形態による半導体装置１００は、主インターポーザ１１０と、主インターポーザ１１０上に搭載された４つの副インターポーザ１２０，１３０，１４０，１５０と、副インターポーザ１２０，１３０，１４０，１５０にそれぞれ搭載された半導体チップ１２１，１３１，１４１，１５１とを備えている。主インターポーザ１１０及び副インターポーザ１２０，１３０，１４０，１５０は、回路基板の一種であり、本実施形態では、半導体チップ１２１，１３１，１４１，１５１に対するパッケージの一部を構成する。尚、図１では、図面の見やすさを考慮して、主インターポーザ１１０を覆うモールドは省略してある。
主インターポーザ１１０の一方の面（図１では上面）には、複数の内部端子１１１が設けられ、他方の面（図１では下面）には、内部端子１１１に接続された複数の外部端子１１２が設けられている。内部端子１１１は、金（Ａｕ）、スズ（Ｓｎ）、銅（Ｃｕ）などの金属によって構成されている。外部端子１１２は、本実施形態による半導体装置１００を他のモジュール基板やマザーボードなどに実装する際の電極として使用される。本実施形態において、主インターポーザ１１０はリジッドなインターポーザである。一方、副インターポーザ１２０，１３０，１４０，１５０はフレキシブルなインターポーザであり、その一方の面（図１では下面）には、複数の内部端子１２２，１３２，１４２，１５２がそれぞれ設けられている。副インターポーザ１２０，１３０，１４０，１５０の内部端子１２２，１３２，１４２，１５２についても、金（Ａｕ）、スズ（Ｓｎ）、銅（Ｃｕ）など、主インターポーザ１１０の内部端子１１１と接合可能な金属によって構成されている。
半導体チップ１２１，１３１，１４１，１５１の主面（図１では上面）は、それぞれ対応する副インターポーザ１２０，１３０，１４０，１５０の一方の面を向くように配置され、これにより、半導体チップ１２１，１３１，１４１，１５１に設けられた電極１２１ａ，１３１ａ，１４１ａ，１５１ａと、副インターポーザ１２０，１３０，１４０，１５０に設けられた内部端子１２２，１３２，１４２，１５２とがそれぞれ電気的に接続されている。半導体チップ１２１，１３１，１４１，１５１の主面は封止材１６０によって覆われており、かかる封止材１６０によって、半導体チップ１２１，１３１，１４１，１５１は副インターポーザ１２０，１３０，１４０，１５０の一方の面に機械的に固定されている。また、半導体チップ１２１，１３１，１４１，１５１の裏面（図１では下面）は、接着材１７０によって、隣接する他の副インターポーザ１２０，１３０，１４０の他方の面、又は、主インターポーザ１１０の一方の面に対して機械的に固定されている。
図２は、主インターポーザ１１０を前記一方の面から見た上面図である。
図２に示すように、主インターポーザ１１０の一方の面に設けられた内部端子１１１は、主インターポーザ１１０の一辺に沿って一列に配置されている。このため、２方向或いは４方向に端子を引き出す通常のインターポーザに比べて、内部端子１１１間のピッチがかなり狭く、具体的には、１５０μｍ程度に狭ピッチ化される。また、本実施形態においては、１つの主インターポーザ１１０上に４つの副インターポーザ１２０〜１５０が搭載されることから、各内部端子１１１の長さは、４つの副インターポーザ１２０〜１５０に設けられた内部端子１２２，１３２，１４２，１５２との共通接続が可能にように、ある程度の長さを持って形成されている。
図３は、副インターポーザ１２０の構造を示す図であり、（ａ）は前記一方の面から見た上面図、（ｂ）は側面図である。
図３（ａ），（ｂ）に示すように、副インターポーザ１２０の一方の面には、互いに平行に敷設された複数の配線部１２３が設けられており、配線部１２３の一端が内部端子１２２に接続され、他端が半導体チップ１２１の電極１２１ａに接続されている。したがって、副インターポーザ１２０に設けられた内部端子１２２は、図３（ａ）に示すように、副インターポーザ１２０の一辺に沿って一列に配置されることになる。このため、２方向或いは４方向に端子を引き出す通常のインターポーザに比べて、内部端子１２２間のピッチがかなり狭く、具体的には、１５０μｍ程度に狭ピッチ化される。
その他の副インターポーザ１３０，１４０，１５０についても、図３に示した副インターポーザ１２０と同様の構造を有している。
このような構成において、主インターポーザ１１０の一方の面に設けられた内部端子１１１と、４つの副インターポーザ１２０，１３０，１４０，１５０の一方の面に設けられた内部端子１２２，１３２，１４２，１５２とが、図１に示すように接合している。つまり、ボンディングワイヤやはんだを介在させるのではなく、両者は直接接触している。これらを接合する方法については、後述するとおり超音波が用いられる。以上により、主インターポーザ１１０に設けられた内部端子１１１のそれぞれは、４つの半導体チップ１２１，１３１，１４１，１５１の対応する電極１２１ａ，１３１ａ，１４１ａ，１５１ａに共通接続されることになる。
尚、副インターポーザ１２０，１３０，１４０，１５０に搭載される半導体チップ１２１，１３１，１４１，１５１の種類については、特に限定されるものではないが、本実施形態のように主インターポーザ１１０上で共通接続する場合、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリを用いることが好ましい。４つの副インターポーザ１２０，１３０，１４０，１５０にそれぞれ半導体メモリを搭載し、主インターポーザ１１０上で対応する端子を共通接続すれば、１個の半導体メモリを使用した場合に比べて、４倍のアドレス空間を得ることが可能となる。但しこの場合、チップ選択端子（ＣＳ）については共通接続するのではなく、各半導体メモリごとに異なるチップ選択信号を供給できるよう、主インターポーザ１１０上で別配線とする必要がある。
次に、本実施形態による半導体装置１００の製造方法について説明する。
まず、図４に示す主インターポーザ１１０となる基板１８０と、図５に示す副インターポーザ１２０，１３０，１４０，１５０となるフレキシブルテープ１９０とを用意する。主インターポーザ１１０となる基板１８０は、主インターポーザ１１０を多数個取りすることが可能な基板であり、図４に示すように、それぞれ主インターポーザ１１０となるべき領域１８１の内部には、複数の内部端子１１１が設けられている。また、主インターポーザ１１０となるべき領域１８１の外部には、各領域１８１に対応して４個の位置決め穴１８２がそれぞれ設けられている。これら位置決め穴１８２は、対応する領域１８１に設けられた内部端子１１１との相対的な位置関係が厳格に定められている。基板１８０の材料については特に限定されず、不透明或いは半透明な材料を用いることができる。尚、本発明においては、切断前の基板１８０についても「インターポーザ」と呼ぶことがある。
一方、副インターポーザ１２０，１３０，１４０，１５０となるフレキシブルテープ１９０は、副インターポーザ１２０，１３０，１４０，１５０を多数個取りすることが可能なテープであり、後述するように、積層搭載前に内部端子１２２，１３２，１４２，１５２の終端位置の長さが所要の長さに調整される。図５に示すように、それぞれ副インターポーザ１２０，１３０，１４０，１５０となるべき領域１９１には、内部端子１２２（又は、１３２，１４２，１５２）が形成され、この内部端子１２２（又は、１３２，１４２，１５２）に接続された半導体チップ１２１（又は、１３１，１４１，１５１）が搭載されている。図１及び図３を用いて説明したように、半導体チップ１２１（又は、１３１，１４１，１５１）の主面は、封止材１６０によって封止され、これによって半導体チップ１２１（又は、１３１，１４１，１５１）の主面は、フレキシブルテープ１９０に対して機械的に固定されている。尚、本発明においては、切断前のフレキシブルテープ１９０についても「インターポーザ」と呼ぶことがある。
フレキシブルテープ１９０にも、副インターポーザ１２０，１３０，１４０，１５０となるべき領域１９１の外部に、各領域１９１に対応する４個の位置決め穴１９２が設けられている。これら位置決め穴１９２は、対応する領域１９２に設けられた内部端子１２２（又は、１３２，１４２，１５２）との相対的な位置関係が厳格に定められている。
また、フレキシブルテープ１９０の長手方向に沿った両端部には、送り穴１９４が設けられており、内部端子１２２（又は、１３２，１４２，１５２）の形成や、半導体チップ１２１（又は、１３１，１４１，１５１）の搭載は、この送り穴１９４を用いてフレキシブルテープ１９０を長手方向に送り出すことによって行うことができる。
フレキシブルテープ１９０の材料についても特に限定されず、不透明或いは半透明な材料を用いることができる。尚、図１に示すように、積層方向から見た各半導体チップ１２１，１３１，１４１，１５１の平面的な位置を一致させた場合、必要な配線部１２３（図３（ａ）参照）の長さがそれぞれ相違することになる。つまり、配線部１２３に必要とされる長さは、下層に配置される副インターポーザほど短く、上層に配置される副インターポーザほど長くなる。この点を考慮すれば、副インターポーザ１２０，１３０，１４０，１５０ごとに配線部１２３の長さが最適化された、異なるフレキシブルテープ１９０を用いることも可能であるが、図６に示すように、副インターポーザ１２０，１３０，１４０，１５０を共通のフレキシブルテープ１９０から取り出し、副インターポーザ１２０，１３０，１４０，１５０ごとに異なる切断を行うことによって内部端子１２２，１３２，１４２，１５２の終端位置を最適化しても構わない。
つまり、図６に示すように、内部端子１２２，１３２，１４２，１５２の長さをある程度長く設定しておき、フレキシブルテープ１９０を図５に示すＡ−Ａ線に沿って切断する際、図６に示すように、最下層に配置される副インターポーザ１２０についてはＡ１線に沿って切断し、以下、より上層に配置される副インターポーザ１３０，１４０，１５０についてはそれぞれＡ２線、Ａ３線、Ａ４線に沿って切断することによって、副インターポーザ１２０，１３０，１４０，１５０ごとに内部端子１２２，１３２，１４２，１５２の終端位置を最適化することができる。
次に、基板１８０の各領域１８１に接着材１７０を塗布した状態で、図７に示すように、基板１８０の各領域１８１にフレキシブルテープ１９０の切断片１９９をそれぞれ重ね合わせる。このとき、基板１８０と切断片１９９の位置決めは、位置決め穴１８２及び位置決め穴１９２を用いて行う。つまり、図７のＢ−Ｂ線に沿った断面図である図８に示すように、基板１８０の位置決め穴１８２とフレキシブルテープ１９０の位置決め穴１９２に、治具２００に設けられた位置決めピン２０１を挿入することによって、両者を位置決めする。位置決めピン２０１の径は、位置決め穴１８２，１９２の径とほとんど同じか、ごく僅かに小さい径を有している。このため、位置決めピン２０１が位置決め穴１８２，１９２に挿入されると、基板１８０及びフレキシブルテープ１９０の切断片１９９は、いずれも治具２００上において平面方向における動きが防止され、平面的に固定された状態となる。
上述のとおり、位置決め穴１８２は内部端子１１１との相対的な位置関係が厳格に定められており、位置決め穴１９２は内部端子１２２との相対的な位置関係が厳格に定められていることから、位置決め穴１８２と内部端子１１１との相対的な位置関係と、位置決め穴１９２と内部端子１２２との相対的な位置関係が一致するように設計しておけば、これら位置決め穴１８２，１９２に共通の位置決めピン２０１を通すことによって、基板１８０に設けられた内部端子１１１と、フレキシブルテープ１９０に設けられた内部端子１２２とを、精度良く向かい合わせることが可能となる。したがって、基板１８０やフレキシブルテープ１９０が不透明或いは半透明であるために、目視又は画像認識による位置合わせが不可能或いは困難である場合であっても、内部端子１１１，１２２の位置を正しく合わせることが可能となる。
これにより、基板１８０とフレキシブルテープ１９０の切断片１９９は、正しく位置決めされた状態で、接着材１７０によって接着されることになる。
次に、図９に示すように、切断片１９９の裏面、つまり、内部端子１２２が形成されている面とは反対側の面を超音波ツール２１０によって押圧し、これによって、基板１８０に設けられた内部端子１１１と、フレキシブルテープ１９０に設けられた内部端子１２２とを超音波接合する。使用する超音波ツール２１０としては、略平面図である図１０に示すように、内部端子１１１，１２２の配列幅以上の幅を持ったツールを使用することが望ましく、これによれば、一列に配置された複数の内部端子１１１，１２２を一括して超音波接合することが可能となる。
そして、フレキシブルテープ１９０（切断片１９９）を切断し、不要部分を除去すれば、図１１に示すように、基板１８０と複数の副インターポーザ１２０とが電気的に接続され、且つ、機械的に固定された状態となる。その後は、図７〜図１１に示した工程を繰り返すことによって、基板１８０上に副インターポーザ１３０，１４０，１５０を順次積層すればよい。この場合、副インターポーザ１２０，１３０，１４０，１５０ごとに、フレキシブルテープ１９０の位置決めと超音波接合を繰り返し行うのではなく、副インターポーザ１２０，１３０，１４０，１５０となるべき切断片１９９を全て位置決めした後、これらを一括して超音波接合しても構わない。
このようにして、基板１８０と副インターポーザ１２０，１３０，１４０，１５０の接続が完了すると、主インターポーザ１１０となるべき領域１８１を個別に、或いは、複数の領域１８１を一括してモールドし、最後に、領域１８１に沿って基板１８０を切断すれば、本実施形態による半導体装置１００が完成する。
以上説明したように、本実施形態による半導体装置の製造方法では、位置決め穴１８２，１９２に位置決めピン２０１を挿入することによって、主インターポーザ１１０となる基板１８０と、副インターポーザ１２０，１３０，１４０，１５０となるフレキシブルテープ１９０（切断片１９９）とを位置決めしていることから、基板１８０やフレキシブルテープ１９０が不透明或いは半透明であっても、狭ピッチに配列された内部配線１１１と内部配線１２２，１３２，１４２，１５２とを正しく位置決めすることが可能となる。
また、内部配線１１１と内部配線１２２，１３２，１４２，１５２との接続を超音波により行っていることから、これらを直接接合することができ、リフロー時に不良の原因となり得るはんだや、サイズの大型化を招くボンディングワイヤなどを使用する必要がなくなる。また、接合をほぼ常温で行うことが可能となり、高熱が印加されることがないため、基板１８０の材料とフレキシブルテープ１９０の材料の熱膨張係数の差が大きい場合であっても、これに起因する接続不良が生じることがほとんどない。さらに、図１０に示すように、一列に配置された複数の内部端子１１１及び内部端子１２２（又は１３２，１４２，１５２）に対して一括して超音波接合すれば、端子数にかかわらず、非常に短時間で接合作業を完了することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、位置決め穴１８２，１９２に位置決めピン２０１を挿入することによって位置決めを行っているが、位置決めの方法についてはこれに限定されず、図１２に示すように、基板１８０にあらかじめ突起１８３を形成しておき、この突起１８３をフレキシブルテープ１９０（切断片１９９）の位置決め穴１９２に挿入することによって位置決めを行うことも可能である。
また、位置決め穴１８２，１９２を用いる場合であっても、これら位置決め穴１８２，１９２に共通の位置決めピン２０１を挿入することは必須でなく、図１３に示すように、基板１８０の位置決め穴１８２に位置決めピン２０１を挿入し、フレキシブルテープ１９０（切断片１９９）の位置決め穴１９２に別の位置決めピン２０２を挿入することによって、両者を位置決めしても構わない。この場合、基板１８０には、位置決めピン２０２との干渉を避けるための穴１８４を設け、フレキシブルテープ１９０（切断片１９９）には、位置決めピン２０１との干渉を避けるための穴１９４を設けておけばよい。これらの穴１８４，１９４は単に干渉を避けるために用いる穴であることから、位置決めピン２０１，２０２の径よりも十分に大きな径を有していればよく、内部端子１１１や内部端子１２２に対して厳格に位置決めされている必要はない。
また、位置決め穴の数についても、主インターポーザ１１０となるべき一つの領域１８１、或いは、副インターポーザ１２０，１３０，１４０，１５０となるべき一つの領域１９１に対して４個とすることは必須でなく、各領域に対して２個以上の位置決め穴を割り当てれば足りる。
さらに、図１１に示す工程においてフレキシブルテープ１９０（切断片１９９）の切断容易とすべく、図１４に示すように、フレキシブルテープ１９０にあらかじめスリット１９３を形成しておき、図１１に示す工程において、このスリット１９３に沿った切断を行っても構わない。
さらに、本発明による方法は、半導体チップのパッケージングのみならず、マザーボードなどのリジッドな回路基板又はフレキシブルな回路基板に、フレキシブルな基板又はリジッドな基板によって構成されたカメラモジュールなどの回路基板を接続する場合にも応用することができる。例えば、図１５に示すように、不透明或いは半透明なマザーボード３００の周辺領域に設けられた複数の端子３０１と、不透明或いは半透明なカメラモジュール３１０に設けられた複数の端子３１１とを接続する場合、リジッドなマザーボード３００に設けられた突起３０２をカメラモジュール３１０に設けられた位置決め穴３１２に挿入することによって位置決めし、この状態で、フレキシブルなカメラモジュール３１０の裏面側（端子３１１が形成されている面とは反対側）から超音波ツールを押圧することによって、端子３０１と端子３１１とを超音波接合することも可能である。
尚、図１５に示す例では、マザーボード３００に設けられた突起３０２をカメラモジュール３１０に設けられた位置決め穴３１２に挿入することによって位置決めしているが、位置決めの方法についてはこれに限定されず、例えば、上記実施形態と同様、マザーボード３００及びカメラモジュール３１０の両方に位置決め穴を設け、これら位置決め穴に位置決めピンを挿入することによって位置決めを行っても構わない。さらに、接続する回路基板についても、マザーボードとカメラモジュールに限定されるものではなく、他の回路基板同士の接続にも応用することが可能である。
本発明の好ましい実施形態による半導体装置１００の構造を示す略断面図である。 主インターポーザ１１０を一方の面から見た上面図である。 副インターポーザ１２０の構造を示す図であり、（ａ）は一方の面から見た上面図、（ｂ）は側面図である。 主インターポーザ１１０を多数個取りするための基板１８０の平面図である。 副インターポーザ１２０，１３０，１４０，１５０を多数個取りするためのフレキシブルテープ１９０の平面図である。 副インターポーザ１２０，１３０，１４０，１５０ごとに内部端子１２２，１３２，１４２，１５２の終端位置を最適化する方法を説明するための図である。 基板１８０上にフレキシブルテープ１９０の複数の切断片１９９を位置決めしながら重ね合わせた状態を示す平面図である。 図７のＢ−Ｂ線に沿った断面図である。 超音波ツールを用いて内部端子１１１と内部端子１２２とを接合する方法を説明するための断面図である。 超音波ツールを用いて複数の内部端子１１１と内部端子１２２とを一括して接合する方法を説明するための平面図である。 基板１８０上に複数の副インターポーザ１２０が接続された状態を示す平面図である。 本発明の変形例による位置決め方法を説明するための断面図である。 本発明の別の変形例による位置決め方法を説明するための断面図である。 スリットを有するフレキシブルテープ１９０の平面図である。 本発明による方法をマザーボードとカメラモジュールとの接続に応用した例を説明するための略斜視図である。
符号の説明
１００ 半導体装置
１１０ 主インターポーザ
１１１ 主インターポーザの内部端子
１２０，１３０，１４０，１５０ 副インターポーザ
１２１，１３１，１４１，１５１ 半導体チップ
１２１ａ，１３１ａ，１４１ａ，１５１ａ 半導体チップの電極
１２２，１３２，１４２，１５２ 副インターポーザの内部端子
１２３ 配線部
１６０ 封止材
１７０ 接着材
１８０ 基板
１８１ 主インターポーザとなる領域
１８２，１９２ 位置決め穴
１８３ 突起
１８４，１９４ 穴
１９０ フレキシブルテープ
１９１ 副インターポーザとなる領域
１９３ スリット
１９９ 切断片
２００ 治具
２０１，２０２ 位置決めピン
２１０ 超音波ツール
３００ マザーボード
３０１，３１１ 端子
３０２ 突起
３１０ カメラモジュール
３１２ 位置決め穴

Claims (21)

  1. いずれも一方の面に内部端子が設けられた第１及び第２のインターポーザと、前記第１のインターポーザと前記第２のインターポーザとの間に配置された半導体チップとを備え、
    前記半導体チップの裏面は、前記第１のインターポーザの前記一方の面に固定され、
    前記半導体チップの主面は、前記第２のインターポーザの前記一方の面に固定され、
    前記第１のインターポーザの前記一方の面に設けられた前記内部端子と、前記第２のインターポーザの前記一方の面に設けられた前記内部端子とが接合していることを特徴とする半導体装置。
  2. 前記第１のインターポーザはリジッドなインターポーザであり、前記第２のインターポーザはフレキシブルなインターポーザであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のインターポーザの他方の面に外部端子が設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１及び第２のインターポーザは、いずれも不透明或いは半透明であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１及び第２のインターポーザに設けられた前記内部端子は、それぞれ前記第１及び第２のインターポーザの一辺に沿って一列に配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記半導体チップと前記第１のインターポーザとは接着材によって固定され、前記半導体チップと前記第２のインターポーザと封止材によって固定されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 一方の面に内部端子が設けられた第３のインターポーザと、前記第２のインターポーザと前記第３のインターポーザとの間に配置された別の半導体チップとを備え、
    前記別の半導体チップの裏面は、前記第２のインターポーザの他方の面に固定され、
    前記別の半導体チップの主面は、前記第３のインターポーザの前記一方の面に固定され、
    前記第１のインターポーザの前記一方の面に設けられた前記内部端子と、前記第３のインターポーザの前記一方の面に設けられた前記内部端子とが接合していることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. いずれも一方の面に内部端子が設けられた複数の副インターポーザと、
    それぞれ前記副インターポーザの前記内部端子と電気的に接続され、それぞれ前記副インターポーザの前記一方の面に固定された複数の半導体チップと、
    一方の面に内部端子が設けられた主インターポーザとを備え、
    前記主インターポーザの前記内部端子と、前記複数の副インターポーザの前記内部端子とが接合していることを特徴とする半導体装置。
  9. 前記複数の副インターポーザは、前記主インターポーザの前記一方の面上に積層されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記主インターポーザの前記内部端子の少なくとも一部は、前記複数の副インターポーザに設けられた対応する内部端子と共通接続されていることを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記主インターポーザ及び前記副インターポーザに設けられた前記内部端子は、それぞれ前記主インターポーザ及び前記副インターポーザの一辺に沿って一列に配置されていることを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置。
  12. 第１の位置決め部を有する第１のインターポーザと、第２の位置決め部を有する第２のインターポーザとを、前記第１及び第２の位置決め部を用いて位置決めしながら重ね合わせる第１の工程と、
    前記第１のインターポーザに設けられた第１の内部端子と、前記第２のインターポーザに設けられ、半導体チップに接続された第２の内部端子とを、超音波接合する第２の工程とを備えることを特徴とする半導体装置の製造方法。
  13. 前記第１及び第２の位置決め部は、それぞれ前記第１及び第２のインターポーザに設けられた第１及び第２の位置決め穴であり、前記第１の工程は、位置決めピンを前記第１及び第２の位置決め穴に挿入することによって行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第２の工程は、前記第２のインターポーザから見て前記第２の内部端子とは反対側の面を、超音波ツールによって押圧することによって行うことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記超音波ツールによる押圧は、複数の内部端子に対して同時に行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第２のインターポーザを複数用い、前記第１の工程と前記第２の工程を繰り返し行うことによって、前記第１のインターポーザ上に前記第２のインターポーザを複数積層することを特徴とする請求項１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記第２のインターポーザを複数用い、前記複数の第２のインターポーザに対して前記第１の工程をそれぞれ行った後、前記複数の第２のインターポーザに対して前記第２の工程を一括して行うことによって、前記第１のインターポーザ上に前記第２のインターポーザを複数積層することを特徴とする請求項１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
  18. 前記第１のインターポーザはリジッドなインターポーザであり、前記第２のインターポーザはフレキシブルなインターポーザであることを特徴とする請求項１２乃至１７のいずれか１項に記載の半導体装置。
  19. 前記第１のインターポーザには、前記第１の内部端子が設けられている面とは反対側の面に外部端子が設けられており、前記第２のインターポーザには、前記第２の内部端子が設けられている面に前記半導体チップが固定されていることを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記第１の工程は、前記第１のインターポーザと前記半導体チップとの間に接着材を介在させた状態で行うことを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 第１の位置決め部を有し、一方の面に内部端子が設けられた不透明或いは半透明な第１の回路基板と、第２の位置決め部を有し、一方の面に内部端子が設けられた不透明或いは半透明な第２の回路基板とを、前記第１及び第２の位置決め部を用いて位置決めしながら、前記第１の回路基板の前記一方の面と前記第２の回路基板の前記一方の面とが向き合うように重ね合わせる第１の工程と、
    前記第２の回路基板の他方の面から超音波ツールを押圧することによって、前記第１の回路基板に設けられた前記内部端子と、前記第２の回路基板に設けられた前記内部端子とを、超音波接合する第２の工程とを備えることを特徴とする回路基板の接続方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192651A (ja) * 2007-01-31 2008-08-21 Elpida Memory Inc 半導体素子ユニットとその複合体及び半導体装置とそのモジュール並びにそれらの組立構造とフィルム基板の接続構造
WO2015004990A1 (ja) * 2013-07-10 2015-01-15 日立オートモティブシステムズ株式会社 電力用半導体モジュール
US9082885B2 (en) 2013-05-30 2015-07-14 Samsung Electronics Co., Ltd. Semiconductor chip bonding apparatus and method of forming semiconductor device using the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194143A (ja) * 2008-02-14 2009-08-27 Elpida Memory Inc 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
CN100401517C (zh) * 2000-07-19 2008-07-09 新藤电子工业株式会社 半导体装置
JP2002076240A (ja) 2000-08-23 2002-03-15 Sony Corp 半導体集積回路装置及びその製造方法
JP2004014605A (ja) 2002-06-04 2004-01-15 Renesas Technology Corp 半導体装置及びその製造方法
JP4324773B2 (ja) 2003-09-24 2009-09-02 セイコーエプソン株式会社 半導体装置の製造方法
KR100575590B1 (ko) * 2003-12-17 2006-05-03 삼성전자주식회사 열방출형 적층 패키지 및 그들이 실장된 모듈
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192651A (ja) * 2007-01-31 2008-08-21 Elpida Memory Inc 半導体素子ユニットとその複合体及び半導体装置とそのモジュール並びにそれらの組立構造とフィルム基板の接続構造
US9082885B2 (en) 2013-05-30 2015-07-14 Samsung Electronics Co., Ltd. Semiconductor chip bonding apparatus and method of forming semiconductor device using the same
WO2015004990A1 (ja) * 2013-07-10 2015-01-15 日立オートモティブシステムズ株式会社 電力用半導体モジュール
JP6040312B2 (ja) * 2013-07-10 2016-12-07 日立オートモティブシステムズ株式会社 電力用半導体モジュール
US9666395B2 (en) 2013-07-10 2017-05-30 Hitachi Automotive Systems, Ltd. Power semiconductor module

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