JP2002076240A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JP2002076240A JP2002076240A JP2000252952A JP2000252952A JP2002076240A JP 2002076240 A JP2002076240 A JP 2002076240A JP 2000252952 A JP2000252952 A JP 2000252952A JP 2000252952 A JP2000252952 A JP 2000252952A JP 2002076240 A JP2002076240 A JP 2002076240A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- interposer
- circuit device
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Abstract
(57)【要約】
【課題】 高い信頼性をもち、製造コストも低い３次元
実装構造の半導体集積回路装置及びその製造方法を提供
することを目的とする。 【解決手段】 ＩＣチップ１０がフリップチップ実装さ
れているインターポーザ１４が複数段に積層され、メモ
リモジュール２８を構成している。そして、このメモリ
モジュール２８を貫通して設けられた貫通孔に層間接続
部材としての金属ピン３０が挿入され、貫通孔に充填さ
れた半田ペースト２６を介して、各インターポーザ１４
の配線層１６の接続用ランドにそれぞれ電気的に接続し
ている。また、メモリモジュール２８の最下層部におい
て、層間接続部材としての金属ピン３０の下端部に外部
接続端子としての半田ボール３２が形成されている。
実装構造の半導体集積回路装置及びその製造方法を提供
することを目的とする。 【解決手段】 ＩＣチップ１０がフリップチップ実装さ
れているインターポーザ１４が複数段に積層され、メモ
リモジュール２８を構成している。そして、このメモリ
モジュール２８を貫通して設けられた貫通孔に層間接続
部材としての金属ピン３０が挿入され、貫通孔に充填さ
れた半田ペースト２６を介して、各インターポーザ１４
の配線層１６の接続用ランドにそれぞれ電気的に接続し
ている。また、メモリモジュール２８の最下層部におい
て、層間接続部材としての金属ピン３０の下端部に外部
接続端子としての半田ボール３２が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
及びその製造方法に係り、特に３次元実装構造を有する
半導体集積回路装置及びその製造方法に関するものであ
る。
及びその製造方法に係り、特に３次元実装構造を有する
半導体集積回路装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年における電子機器の小型・薄型化の
要求に対応するための半導体集積回路（以下、単に「Ｉ
Ｃ」と略す）の高密度実装手法として、複数のＩＣチッ
プを積層する３次元実装技術が提案され、各社において
開発、生産されている。また近年、音声や画像をデジタ
ル信号としてフラッシュメモリに記録する技術が普及し
ているが、この分野においては、規格化されたサイズの
筐体内にできるだけ多くのフラッシュメモリ素子を実装
し、メモリの大容量化を実現することが要求されてい
る。
要求に対応するための半導体集積回路（以下、単に「Ｉ
Ｃ」と略す）の高密度実装手法として、複数のＩＣチッ
プを積層する３次元実装技術が提案され、各社において
開発、生産されている。また近年、音声や画像をデジタ
ル信号としてフラッシュメモリに記録する技術が普及し
ているが、この分野においては、規格化されたサイズの
筐体内にできるだけ多くのフラッシュメモリ素子を実装
し、メモリの大容量化を実現することが要求されてい
る。
【０００３】このため、フラッシュメモリ記録メディア
においては、フラッシュメモリ素子が形成されたＩＣチ
ップを３次元実装する技術が実施され始めているが、そ
の場合、同一タイプのフラッシュメモリ素子が形成され
たＩＣチップを使用し、積層するＩＣチップのチップサ
イズは同一となるため、各ＩＣチップを個別にインター
ポーザ上に実装した後、これらのインターポーザを複数
段に積層してメモリモジュールとするのが一般的であ
る。この際、複数段に積層したインターポーザ間の接続
は、各インターポーザに設けられた接続用ランド間を半
田ボールによって接続する方法が採用されている。
においては、フラッシュメモリ素子が形成されたＩＣチ
ップを３次元実装する技術が実施され始めているが、そ
の場合、同一タイプのフラッシュメモリ素子が形成され
たＩＣチップを使用し、積層するＩＣチップのチップサ
イズは同一となるため、各ＩＣチップを個別にインター
ポーザ上に実装した後、これらのインターポーザを複数
段に積層してメモリモジュールとするのが一般的であ
る。この際、複数段に積層したインターポーザ間の接続
は、各インターポーザに設けられた接続用ランド間を半
田ボールによって接続する方法が採用されている。
【０００４】以下、従来技術による３次元実装構造のメ
モリモジュールの製造プロセスを、図１０〜図１３の概
略工程断面図を用いて説明する。
モリモジュールの製造プロセスを、図１０〜図１３の概
略工程断面図を用いて説明する。
【０００５】ＩＣチップのバンプ形成工程（図１０参
照）：メモリ素子を形成したＩＣチップ５０表面のＡｌ
パッド（図示せず）上に、予めワイヤボンド技術を応用
したＡｕスタッドバンプ法により、Ａｕスタッドバンプ
５２を形成しておく。
照）：メモリ素子を形成したＩＣチップ５０表面のＡｌ
パッド（図示せず）上に、予めワイヤボンド技術を応用
したＡｕスタッドバンプ法により、Ａｕスタッドバンプ
５２を形成しておく。
【０００６】ＩＣボンディング工程（図１１及び図１２
参照）：図１０に示すＩＣチップ５０をボンディングす
るインターポーザ５４を別途用意する。このインターポ
ーザ５４においては、例えばポリイミド層からなる絶縁
層５６上に例えばＣｕ（銅）層からなる配線層５８が形
成されている。また、このインターポーザ５４の層間接
続用領域には、絶縁層５６に開口部が設けられ、この開
口部内には、配線層５８の接続用ランド裏面に接続する
層間接続用の金属メッキ層６０が充填されている。
参照）：図１０に示すＩＣチップ５０をボンディングす
るインターポーザ５４を別途用意する。このインターポ
ーザ５４においては、例えばポリイミド層からなる絶縁
層５６上に例えばＣｕ（銅）層からなる配線層５８が形
成されている。また、このインターポーザ５４の層間接
続用領域には、絶縁層５６に開口部が設けられ、この開
口部内には、配線層５８の接続用ランド裏面に接続する
層間接続用の金属メッキ層６０が充填されている。
【０００７】このようなインターポーザ５４上に、異方
導電性フィルム６２を介して図１０に示すＩＣチップ５
０をフェースダウンにボンディングし、熱圧着によりＩ
Ｃチップ５０のＡｕスタッドバンプ５２とインターポー
ザ５４上の配線層５８とをフリップチップ接合する。こ
うして、ＩＣチップ５０をインターポーザ５４上にフリ
ップチップ実装する。
導電性フィルム６２を介して図１０に示すＩＣチップ５
０をフェースダウンにボンディングし、熱圧着によりＩ
Ｃチップ５０のＡｕスタッドバンプ５２とインターポー
ザ５４上の配線層５８とをフリップチップ接合する。こ
うして、ＩＣチップ５０をインターポーザ５４上にフリ
ップチップ実装する。
【０００８】半田ボールのマウント及びリフロー工程
（図１２参照）：インターポーザ５４の層間接続用領域
の配線層５８、即ち接続用ランド上に、層間接続部材と
しての半田ボール６４をマウントした後、半田リフロー
処理を行って、層間接続部材としての半田ボール６４を
配線層５８の接続用ランド上に固定する。
（図１２参照）：インターポーザ５４の層間接続用領域
の配線層５８、即ち接続用ランド上に、層間接続部材と
しての半田ボール６４をマウントした後、半田リフロー
処理を行って、層間接続部材としての半田ボール６４を
配線層５８の接続用ランド上に固定する。
【０００９】インターポーザの積層工程（図１３参
照）：ＩＣチップ５０がフリップチップ実装された複数
のインターポーザ５４を、所定の治具を用いて位置決め
しつつ積層した後、半田リフロー処理を行って、層間接
続部材としての半田ボール６４と隣接するインターポー
ザ５４の層間接続用の金属メッキ層６０とを接続する。
照）：ＩＣチップ５０がフリップチップ実装された複数
のインターポーザ５４を、所定の治具を用いて位置決め
しつつ積層した後、半田リフロー処理を行って、層間接
続部材としての半田ボール６４と隣接するインターポー
ザ５４の層間接続用の金属メッキ層６０とを接続する。
【００１０】こうして、ＩＣチップ５０がフリップチッ
プ実装されたインターポーザ５４が複数段に積層され、
隣接するインターポーザ５４の配線層５８の接続用ラン
ドが層間接続部材としての半田ボール６４及び層間接続
用の金属メッキ層６０によって電気的、機械的に接合さ
れているメモリモジュール６６を作製する。
プ実装されたインターポーザ５４が複数段に積層され、
隣接するインターポーザ５４の配線層５８の接続用ラン
ドが層間接続部材としての半田ボール６４及び層間接続
用の金属メッキ層６０によって電気的、機械的に接合さ
れているメモリモジュール６６を作製する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の３次元実装構造のメモリモジュール及びその製造方
法においては、メモリモジュール６６を構成する複数段
に積層されたインターポーザ５４を電気的、機械的に接
合する層間接続部材として半田ボール６４を用いている
ことにより、下記のような欠点を生じていた。
来の３次元実装構造のメモリモジュール及びその製造方
法においては、メモリモジュール６６を構成する複数段
に積層されたインターポーザ５４を電気的、機械的に接
合する層間接続部材として半田ボール６４を用いている
ことにより、下記のような欠点を生じていた。
【００１２】（１）上記図１２に示すインターポーザ５
４の配線層５８の接続用ランド上への層間接続部材とし
ての半田ボール６４の搭載時と、上記図１３に示すＩＣ
チップ５０がフリップチップ接合された複数のインター
ポーザ５４の積層時との計２回において、半田リフロー
工程を必要とするため、製造プロセスのＴＡＴ（TurnAr
ound Time）が長くなる。 （２）上記計２回の半田リフロー工程が必要なことか
ら、高レベルの耐リフロークラック性が要求される。そ
して、このリフロークラック性が低い場合には、工程間
においてべーク処理を行うことが必要な場合も生じるた
め、更にＴＡＴが長くなる。
４の配線層５８の接続用ランド上への層間接続部材とし
ての半田ボール６４の搭載時と、上記図１３に示すＩＣ
チップ５０がフリップチップ接合された複数のインター
ポーザ５４の積層時との計２回において、半田リフロー
工程を必要とするため、製造プロセスのＴＡＴ（TurnAr
ound Time）が長くなる。 （２）上記計２回の半田リフロー工程が必要なことか
ら、高レベルの耐リフロークラック性が要求される。そ
して、このリフロークラック性が低い場合には、工程間
においてべーク処理を行うことが必要な場合も生じるた
め、更にＴＡＴが長くなる。
【００１３】（３）複数段に積層したインターポーザ５
４を電気的、機械的に接合する層間接続部材として半田
ボール６４が必要なために、コストアップになる。 （４）ＩＣチップ５０がフリップチップ接合されたイン
ターポーザ５４を例えば４段又は８段に積層する多段積
層構造の場合、各インターポーザ５４間の位置ズレによ
り、モジュール全体が斜めに傾く危険性がある。
４を電気的、機械的に接合する層間接続部材として半田
ボール６４が必要なために、コストアップになる。 （４）ＩＣチップ５０がフリップチップ接合されたイン
ターポーザ５４を例えば４段又は８段に積層する多段積
層構造の場合、各インターポーザ５４間の位置ズレによ
り、モジュール全体が斜めに傾く危険性がある。
【００１４】（５）半田ボール６４の形成後、半田リフ
ロー処理の前に、即ち半田ボール６４の高さが未だ高い
溶融前の状態において、複数のインターポーザ５４を積
層するため、その後の半田リフロー処理による半田ボー
ル６４の溶融状態によって各インターポーザ５４の高さ
にバラツキが生じ、複数段に積層したインターポーザ５
４間の積層間隔（ギャップ）が均一になるようにコント
ロールすることが困難である。以上のような欠点を生じ
ることから、従来のメモリモジュール及びその製造方法
は、製造コストが高く、信頼性に欠けるという問題点が
あった。
ロー処理の前に、即ち半田ボール６４の高さが未だ高い
溶融前の状態において、複数のインターポーザ５４を積
層するため、その後の半田リフロー処理による半田ボー
ル６４の溶融状態によって各インターポーザ５４の高さ
にバラツキが生じ、複数段に積層したインターポーザ５
４間の積層間隔（ギャップ）が均一になるようにコント
ロールすることが困難である。以上のような欠点を生じ
ることから、従来のメモリモジュール及びその製造方法
は、製造コストが高く、信頼性に欠けるという問題点が
あった。
【００１５】そこで本発明は、上記問題点に鑑みてなさ
れたものであって、高い信頼性をもち、製造コストも低
い３次元実装構造の半導体集積回路装置及びその製造方
法を提供することを目的とする。
れたものであって、高い信頼性をもち、製造コストも低
い３次元実装構造の半導体集積回路装置及びその製造方
法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記課題は、以下に述べ
る本発明に係る半導体集積回路装置及びその製造方法に
よって達成される。即ち、請求項１に係る半導体集積回
路装置は、半導体集積回路チップが実装されたインター
ポーザを複数段に積層したモジュールと、このモジュー
ルの最下層に配置した外部接続用端子と、複数段のイン
ターポーザの配線層と外部接続用端子とを接続する層間
接続部材と、を有する３次元実装構造の半導体集積回路
装置であって、層間接続部材が、モジュールを複数段の
インターポーザの積層方向に貫通する貫通孔に挿入され
た導電性ピンであることを特徴とする。
る本発明に係る半導体集積回路装置及びその製造方法に
よって達成される。即ち、請求項１に係る半導体集積回
路装置は、半導体集積回路チップが実装されたインター
ポーザを複数段に積層したモジュールと、このモジュー
ルの最下層に配置した外部接続用端子と、複数段のイン
ターポーザの配線層と外部接続用端子とを接続する層間
接続部材と、を有する３次元実装構造の半導体集積回路
装置であって、層間接続部材が、モジュールを複数段の
インターポーザの積層方向に貫通する貫通孔に挿入され
た導電性ピンであることを特徴とする。
【００１７】このように請求項１に係る半導体集積回路
装置においては、モジュールを構成する複数段に積層さ
れたインターポーザのそれぞれの配線層と外部接続用端
子とが、モジュールを貫通する貫通孔に挿入された層間
接続部材としての導電性ピンによって接続されているこ
とにより、複数段に積層された各インターポーザ間の位
置ズレがこの導電性ピンの挿入によって防止されること
になり、モジュール全体が斜めに傾く恐れがなくなる。
このため、高い信頼性をもつ安定した３次元実装構造の
半導体集積回路装置が実現される。
装置においては、モジュールを構成する複数段に積層さ
れたインターポーザのそれぞれの配線層と外部接続用端
子とが、モジュールを貫通する貫通孔に挿入された層間
接続部材としての導電性ピンによって接続されているこ
とにより、複数段に積層された各インターポーザ間の位
置ズレがこの導電性ピンの挿入によって防止されること
になり、モジュール全体が斜めに傾く恐れがなくなる。
このため、高い信頼性をもつ安定した３次元実装構造の
半導体集積回路装置が実現される。
【００１８】なお、上記請求項１に係る半導体集積回路
装置において、モジュールを貫通する貫通孔に挿入され
た導電性ピンが、貫通孔に充填された導電性ペースト又
は半田ペーストを介して、複数段に積層されたインター
ポーザの配線層に接続していることが好適である。この
場合、導電性ピンと各インターポーザの配線層との安定
かつ良好な接続が達成され、３次元実装構造の半導体集
積回路装置の更なる信頼性の向上に寄与する。
装置において、モジュールを貫通する貫通孔に挿入され
た導電性ピンが、貫通孔に充填された導電性ペースト又
は半田ペーストを介して、複数段に積層されたインター
ポーザの配線層に接続していることが好適である。この
場合、導電性ピンと各インターポーザの配線層との安定
かつ良好な接続が達成され、３次元実装構造の半導体集
積回路装置の更なる信頼性の向上に寄与する。
【００１９】また、上記請求項１に係る半導体集積回路
装置において、複数段に積層された各インターポーザ
が、絶縁層と絶縁層の表面に埋め込まれた配線層とを有
し、配線層の表面が絶縁層の表面と略面一（つらいち）
に露出していることが好適である。この場合、配線層が
絶縁層表面に埋め込まれている構造となるため、インタ
ーポーザの厚さが薄くなり、３次元実装構造の半導体集
積回路装置全体の厚さを薄くすることに寄与する。
装置において、複数段に積層された各インターポーザ
が、絶縁層と絶縁層の表面に埋め込まれた配線層とを有
し、配線層の表面が絶縁層の表面と略面一（つらいち）
に露出していることが好適である。この場合、配線層が
絶縁層表面に埋め込まれている構造となるため、インタ
ーポーザの厚さが薄くなり、３次元実装構造の半導体集
積回路装置全体の厚さを薄くすることに寄与する。
【００２０】また、上記請求項１に係る半導体集積回路
装置において、複数段に積層されたインターポーザ間
に、スペーサが設けられていることが好適である。この
場合、各インターポーザの積層間隔がスペーサによって
一定に保持されるため、半導体集積回路装置の３次元実
装構造が安定化して、その信頼性の向上に寄与する。
装置において、複数段に積層されたインターポーザ間
に、スペーサが設けられていることが好適である。この
場合、各インターポーザの積層間隔がスペーサによって
一定に保持されるため、半導体集積回路装置の３次元実
装構造が安定化して、その信頼性の向上に寄与する。
【００２１】また、上記請求項１に係る半導体集積回路
装置において、外部接続用端子が、導電性ピンの下端部
に形成された半田ボールであることが好適である。この
場合、この外部接続用端子としての半田ボールは、マザ
ーボード等と容易かつ安定的に接続されるため、３次元
実装構造の半導体集積回路装置の効率的な使用に寄与す
る。
装置において、外部接続用端子が、導電性ピンの下端部
に形成された半田ボールであることが好適である。この
場合、この外部接続用端子としての半田ボールは、マザ
ーボード等と容易かつ安定的に接続されるため、３次元
実装構造の半導体集積回路装置の効率的な使用に寄与す
る。
【００２２】また、請求項６に係る半導体集積回路装置
の製造方法は、層間接続領域に貫通孔が開孔され、回路
外周部にスペーサが枠状に設けられているインターポー
ザを形成する第１の工程と、このインターポーザ上に、
半導体集積回路チップを実装する第２の工程と、インタ
ーポーザの貫通孔に導電性ペースト又は半田ペーストを
充填させ、この導電性ペースト又は半田ペーストとイン
ターポーザの配線層とを接続する第３の工程と、半導体
集積回路チップが実装されたインターポーザを複数段に
積層してモジュールを形成すると共に、インターポーザ
の貫通孔がモジュールをインターポーザの積層方向に貫
通する貫通孔となるように位置合わせを行う第４の工程
と、モジュールを貫通する貫通孔に、層間接続部材とし
ての導電性ピンを挿入すると共に、貫通孔に充填された
導電性ペースト又は半田ペーストを介して、導電性ピン
をインターポーザの配線層に接続する第５の工程と、導
電性ピンの下端部に、外部接続用端子を形成する第６の
工程と、を有することを特徴とする。
の製造方法は、層間接続領域に貫通孔が開孔され、回路
外周部にスペーサが枠状に設けられているインターポー
ザを形成する第１の工程と、このインターポーザ上に、
半導体集積回路チップを実装する第２の工程と、インタ
ーポーザの貫通孔に導電性ペースト又は半田ペーストを
充填させ、この導電性ペースト又は半田ペーストとイン
ターポーザの配線層とを接続する第３の工程と、半導体
集積回路チップが実装されたインターポーザを複数段に
積層してモジュールを形成すると共に、インターポーザ
の貫通孔がモジュールをインターポーザの積層方向に貫
通する貫通孔となるように位置合わせを行う第４の工程
と、モジュールを貫通する貫通孔に、層間接続部材とし
ての導電性ピンを挿入すると共に、貫通孔に充填された
導電性ペースト又は半田ペーストを介して、導電性ピン
をインターポーザの配線層に接続する第５の工程と、導
電性ピンの下端部に、外部接続用端子を形成する第６の
工程と、を有することを特徴とする。
【００２３】このように請求項６に係る半導体集積回路
装置の製造方法においては、モジュールを構成する複数
段に積層したインターポーザの層間接続を行う際に、モ
ジュールを貫通する貫通孔に層間接続部材としての導電
性ピンを挿し、この導電性ピンを貫通孔に充填された導
電性ペースト又は半田ペーストを介してインターポーザ
の配線層に接続することにより、従来の層間接続部材に
半田ボールを使用する方法と比較すると、半田リフロー
処理の回数が低減されるため、３次元実装構造の半導体
集積回路装置の製造プロセスのＴＡＴが短縮されること
になり、その製造コストが低減される。また、層間接続
部材としての半田ボールが不要となることからも、その
製造コストを低減される。
装置の製造方法においては、モジュールを構成する複数
段に積層したインターポーザの層間接続を行う際に、モ
ジュールを貫通する貫通孔に層間接続部材としての導電
性ピンを挿し、この導電性ピンを貫通孔に充填された導
電性ペースト又は半田ペーストを介してインターポーザ
の配線層に接続することにより、従来の層間接続部材に
半田ボールを使用する方法と比較すると、半田リフロー
処理の回数が低減されるため、３次元実装構造の半導体
集積回路装置の製造プロセスのＴＡＴが短縮されること
になり、その製造コストが低減される。また、層間接続
部材としての半田ボールが不要となることからも、その
製造コストを低減される。
【００２４】また、半導体集積回路装置が、半導体集積
回路チップを実装したインターポーザを４段又は８段に
積層した多段積層構造のモジュールであっても、そのモ
ジュールを貫通する貫通孔に導電性ピンを挿入すること
により、各インターポーザ間の位置ズレが防止され、モ
ジュール全体が斜めに傾く恐れがなくなるため、安定し
た３次元実装構造の半導体集積回路装置が実現され、そ
の信頼性の向上に寄与する。
回路チップを実装したインターポーザを４段又は８段に
積層した多段積層構造のモジュールであっても、そのモ
ジュールを貫通する貫通孔に導電性ピンを挿入すること
により、各インターポーザ間の位置ズレが防止され、モ
ジュール全体が斜めに傾く恐れがなくなるため、安定し
た３次元実装構造の半導体集積回路装置が実現され、そ
の信頼性の向上に寄与する。
【００２５】また、回路外周部にスペーサが枠状に設け
られているインターポーザを使用することにより、複数
段に積層したインターポーザ間の積層間隔がスペーサの
高さによって一定に規定されるため、従来の層間接続部
材に半田ボールを使用して各インターポーザ間の積層間
隔が半田ボールの大きさ（高さ）に規定される場合と比
較すると、半田ボールの溶融状態によって半田ボールの
大きさ（高さ）がばらついて積層間隔が不均一になるこ
ともなくなり、半導体集積回路装置の３次元実装構造が
安定化し、その信頼性の向上に寄与する。
られているインターポーザを使用することにより、複数
段に積層したインターポーザ間の積層間隔がスペーサの
高さによって一定に規定されるため、従来の層間接続部
材に半田ボールを使用して各インターポーザ間の積層間
隔が半田ボールの大きさ（高さ）に規定される場合と比
較すると、半田ボールの溶融状態によって半田ボールの
大きさ（高さ）がばらついて積層間隔が不均一になるこ
ともなくなり、半導体集積回路装置の３次元実装構造が
安定化し、その信頼性の向上に寄与する。
【００２６】なお、上記請求項６に係る半導体集積回路
装置の製造方法において、インターポーザを形成する際
には、ベースメタル板上に形成した所定のレジストパタ
ーンをマスクとして、ベースメタル板の露出面上にメッ
キ層を形成し、このメッキ層からなる配線層を形成する
工程と、レジストパターンを剥離した後、配線層の表面
及び側面を被覆する絶縁層をベースメタル板上に形成す
ると共に、配線層及び絶縁層を選択的にエッチングし
て、層間接続領域に開口部を形成する工程と、ベースメ
タル板を裏面から選択的にエッチングして、絶縁層の裏
面及び絶縁層に埋め込まれている配線層の裏面を略面一
に露出させると共に、ベースメタル板からなるスペーサ
を回路外周部に枠状に形成し、更に開口部が貫通孔にな
るようにする工程と、を有する形成方法を採用すること
が好適である。
装置の製造方法において、インターポーザを形成する際
には、ベースメタル板上に形成した所定のレジストパタ
ーンをマスクとして、ベースメタル板の露出面上にメッ
キ層を形成し、このメッキ層からなる配線層を形成する
工程と、レジストパターンを剥離した後、配線層の表面
及び側面を被覆する絶縁層をベースメタル板上に形成す
ると共に、配線層及び絶縁層を選択的にエッチングし
て、層間接続領域に開口部を形成する工程と、ベースメ
タル板を裏面から選択的にエッチングして、絶縁層の裏
面及び絶縁層に埋め込まれている配線層の裏面を略面一
に露出させると共に、ベースメタル板からなるスペーサ
を回路外周部に枠状に形成し、更に開口部が貫通孔にな
るようにする工程と、を有する形成方法を採用すること
が好適である。
【００２７】このような所謂ＵＦＰＬ（Ultra Fine Pit
ch Leadframe）プロセスを採用することにより、インタ
ーポーザの層間接続領域に貫通孔を開孔し、回路外周部
にスペーサを枠状に設けることが容易に実現されると共
に、配線層が絶縁層表面に埋め込まれ、これら絶縁層表
面と配線層表面とが略面一となっているインターポーザ
構造が容易に形成されるため、インターポーザの厚さを
薄くすることが可能になり、３次元実装構造の半導体集
積回路装置全体の厚さが薄くなることに寄与する。
ch Leadframe）プロセスを採用することにより、インタ
ーポーザの層間接続領域に貫通孔を開孔し、回路外周部
にスペーサを枠状に設けることが容易に実現されると共
に、配線層が絶縁層表面に埋め込まれ、これら絶縁層表
面と配線層表面とが略面一となっているインターポーザ
構造が容易に形成されるため、インターポーザの厚さを
薄くすることが可能になり、３次元実装構造の半導体集
積回路装置全体の厚さが薄くなることに寄与する。
【００２８】また、上記請求項６に係る半導体集積回路
装置の製造方法において、導電性ピンの下端部に外部接
続用端子を形成する際に、この外部接続用端子として半
田ボールを形成することが好適である。この場合、この
外部接続用端子としての半田ボールは、マザーボード等
と容易かつ安定的に接続されるため、３次元実装構造の
半導体集積回路装置の効率的な使用に寄与する。
装置の製造方法において、導電性ピンの下端部に外部接
続用端子を形成する際に、この外部接続用端子として半
田ボールを形成することが好適である。この場合、この
外部接続用端子としての半田ボールは、マザーボード等
と容易かつ安定的に接続されるため、３次元実装構造の
半導体集積回路装置の効率的な使用に寄与する。
【００２９】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
の形態に係る３次元実装構造の半導体集積回路装置を示
す概略断面図であり、図２〜図８はぞれぞれ図１の３次
元実装構造の半導体集積回路装置の製造方法を説明する
ための概略工程断面図である。
本発明の実施の形態を説明する。図１は本発明の一実施
の形態に係る３次元実装構造の半導体集積回路装置を示
す概略断面図であり、図２〜図８はぞれぞれ図１の３次
元実装構造の半導体集積回路装置の製造方法を説明する
ための概略工程断面図である。
【００３０】図１に示されるように、本実施の形態に係
る３次元実装構造の半導体集積回路装置としてのメモリ
モジュール２８においては、フラッシュメモリ素子が形
成されたＩＣチップ１０がフリップチップ実装されてい
るインターポーザ１４が、複数段に積層されている。
る３次元実装構造の半導体集積回路装置としてのメモリ
モジュール２８においては、フラッシュメモリ素子が形
成されたＩＣチップ１０がフリップチップ実装されてい
るインターポーザ１４が、複数段に積層されている。
【００３１】先ず、この複数段に積層されているインタ
ーポーザ１４の各々にＩＣチップ１０がフリップチップ
接合されている状態を詳細に説明すると、次のようにな
る。即ち、ＵＦＰＬプロセスを用いて作製されたインタ
ーポーザ１４においては、例えばポリイミド層からなる
絶縁層１８表面に、配線主要部をなすＣｕメッキ層上に
拡散防止用としてのＮｉメッキ層を介して接続特性を向
上させるためのＡｕメッキ層が順に積層されたＡｕ／Ｎ
ｉ／Ｃｕ積層構造の配線層１６が埋め込まれ、その最上
層のＡｕメッキ層が露出している。こうして、絶縁層１
８表面と配線層１６表面とは面一の状態となっている。
ーポーザ１４の各々にＩＣチップ１０がフリップチップ
接合されている状態を詳細に説明すると、次のようにな
る。即ち、ＵＦＰＬプロセスを用いて作製されたインタ
ーポーザ１４においては、例えばポリイミド層からなる
絶縁層１８表面に、配線主要部をなすＣｕメッキ層上に
拡散防止用としてのＮｉメッキ層を介して接続特性を向
上させるためのＡｕメッキ層が順に積層されたＡｕ／Ｎ
ｉ／Ｃｕ積層構造の配線層１６が埋め込まれ、その最上
層のＡｕメッキ層が露出している。こうして、絶縁層１
８表面と配線層１６表面とは面一の状態となっている。
【００３２】また、このインターポーザ１４の回路外周
部には、Ｃｕ製のベースメタル板からなるスペーサ２０
が枠状に一体的に形成されている。このスペーサ２０
は、メモリモジュール２８の複数段に積層されているイ
ンターポーザ１４の積層間隔を一定に規制していると共
に、複数段のインターポーザ１４の積層構造自体を安定
的に補強する働きをしている。
部には、Ｃｕ製のベースメタル板からなるスペーサ２０
が枠状に一体的に形成されている。このスペーサ２０
は、メモリモジュール２８の複数段に積層されているイ
ンターポーザ１４の積層間隔を一定に規制していると共
に、複数段のインターポーザ１４の積層構造自体を安定
的に補強する働きをしている。
【００３３】そして、このインターポーザ１４のＩＣチ
ップ搭載領域上に、異方導電性フィルム２４を介して、
ＩＣチップ１０がフェースダウンにボンディングされ、
ＩＣチップ１０表面上に形成されたＡｕスタッドバンプ
１２とインターポーザ１４の配線層１６の最上層のＡｕ
メッキ層とがフリップチップ接合されている。なお、こ
のＩＣチップ１０とインターポーザ１４との間に充填さ
れている異方導電性フィルム２４は、アンダーフィルと
して機能している。
ップ搭載領域上に、異方導電性フィルム２４を介して、
ＩＣチップ１０がフェースダウンにボンディングされ、
ＩＣチップ１０表面上に形成されたＡｕスタッドバンプ
１２とインターポーザ１４の配線層１６の最上層のＡｕ
メッキ層とがフリップチップ接合されている。なお、こ
のＩＣチップ１０とインターポーザ１４との間に充填さ
れている異方導電性フィルム２４は、アンダーフィルと
して機能している。
【００３４】次いで、メモリモジュール２８を構成する
複数段に積層されたインターポーザ１４間の層間接続に
ついて説明する。即ち、複数段に積層された各インター
ポーザ１４の配線層１６の層間接続領域には、共通に貫
通孔が設けられ、全体としてメモリモジュール２８を貫
通する貫通孔となっている。そして、このメモリモジュ
ール２８を貫通する貫通孔には、層間接続部材としての
導電性ピン、例えば金属ピン３０が挿入されている。ま
た、各インターポーザ１４における貫通孔に半田ペース
ト２６が充填されており、配線層１６の接続用ランドに
接続している。なお、ここで、半田ペースト２６の代わ
りに、導電性ペーストを用いてもよい。
複数段に積層されたインターポーザ１４間の層間接続に
ついて説明する。即ち、複数段に積層された各インター
ポーザ１４の配線層１６の層間接続領域には、共通に貫
通孔が設けられ、全体としてメモリモジュール２８を貫
通する貫通孔となっている。そして、このメモリモジュ
ール２８を貫通する貫通孔には、層間接続部材としての
導電性ピン、例えば金属ピン３０が挿入されている。ま
た、各インターポーザ１４における貫通孔に半田ペース
ト２６が充填されており、配線層１６の接続用ランドに
接続している。なお、ここで、半田ペースト２６の代わ
りに、導電性ペーストを用いてもよい。
【００３５】こうして、メモリモジュール２８を貫通す
る貫通孔に挿入された層間接続部材としての金属ピン３
０が、貫通孔に充填された半田ペースト２６を介して、
複数段に積層された各インターポーザ１４の配線層１６
の接続用ランドにそれぞれ電気的に接続している。
る貫通孔に挿入された層間接続部材としての金属ピン３
０が、貫通孔に充填された半田ペースト２６を介して、
複数段に積層された各インターポーザ１４の配線層１６
の接続用ランドにそれぞれ電気的に接続している。
【００３６】なお、ここで、金属ピン３０表面には半田
メッキが施されている。このため、金属ピン３０と半田
ペースト２６との半田塗れ性が確保され、半田ペースト
２６を介する金属ピン３０と各インターポーザ１４の配
線層１６の接続用ランドとの電気的な接続は良好なもの
となっている。
メッキが施されている。このため、金属ピン３０と半田
ペースト２６との半田塗れ性が確保され、半田ペースト
２６を介する金属ピン３０と各インターポーザ１４の配
線層１６の接続用ランドとの電気的な接続は良好なもの
となっている。
【００３７】また、メモリモジュール２８の最下層部に
おいて、層間接続部材としての金属ピン３０下端部に、
このメモリモジュール２８をマザーボード等と接続する
ための外部接続端子としての半田ボール３２が形成され
ている。
おいて、層間接続部材としての金属ピン３０下端部に、
このメモリモジュール２８をマザーボード等と接続する
ための外部接続端子としての半田ボール３２が形成され
ている。
【００３８】こうして、メモリモジュール２８を構成す
る複数段に積層されたインターポーザ１４の配線層１６
の接続用ランドは、メモリモジュール２８を貫通する貫
通孔に挿入された層間接続部材としての金属ピン３０及
びこの貫通孔に充填されている半田ペースト２６を介し
て、外部接続用端子としての半田ボール３２に接続して
いる。
る複数段に積層されたインターポーザ１４の配線層１６
の接続用ランドは、メモリモジュール２８を貫通する貫
通孔に挿入された層間接続部材としての金属ピン３０及
びこの貫通孔に充填されている半田ペースト２６を介し
て、外部接続用端子としての半田ボール３２に接続して
いる。
【００３９】次に、図１に示す３次元実装構造の半導体
集積回路装置の製造方法を、図２〜図９の概略工程断面
図を用いて説明する。
集積回路装置の製造方法を、図２〜図９の概略工程断面
図を用いて説明する。
【００４０】ＩＣチップのバンプ形成工程（図２参
照）：例えばフラッシュメモリ素子を形成したＩＣチッ
プ１０表面のＡｌパッド（図示せず）上に、予めワイヤ
ボンド技術を応用したＡｕスタッドバンプ法により、Ａ
ｕスタッドバンプ１２を形成しておく。更に、このＩＣ
チップ１０表面のＡｌパッド上に形成したＡｕスタッド
バンプ１２上面を専用ツールで潰すフラットニング処理
を行い、その上面を平坦化しておく。
照）：例えばフラッシュメモリ素子を形成したＩＣチッ
プ１０表面のＡｌパッド（図示せず）上に、予めワイヤ
ボンド技術を応用したＡｕスタッドバンプ法により、Ａ
ｕスタッドバンプ１２を形成しておく。更に、このＩＣ
チップ１０表面のＡｌパッド上に形成したＡｕスタッド
バンプ１２上面を専用ツールで潰すフラットニング処理
を行い、その上面を平坦化しておく。
【００４１】インターポーザの形成工程（図３参照）：
図２に示すＩＣチップ１０をボンディングするインター
ポーザ１４を別途用意する。なお、このインターポーザ
１４は、以下に説明するようなＵＦＰＬプロセスを用い
て作製する。例えばＣｕ製のベースメタル板上に、配線
層のネガパターンとなるレジストパターンを形成する。
続いて、このレジストパターンをマスクとして、露出し
ているベースメタル板表面上に例えばＡｕメッキ、Ｎｉ
メッキ、及びＣｕメッキを順に行う。
図２に示すＩＣチップ１０をボンディングするインター
ポーザ１４を別途用意する。なお、このインターポーザ
１４は、以下に説明するようなＵＦＰＬプロセスを用い
て作製する。例えばＣｕ製のベースメタル板上に、配線
層のネガパターンとなるレジストパターンを形成する。
続いて、このレジストパターンをマスクとして、露出し
ているベースメタル板表面上に例えばＡｕメッキ、Ｎｉ
メッキ、及びＣｕメッキを順に行う。
【００４２】こうして、接続特性を向上させるためのＡ
ｕメッキ層上に拡散防止用としてのＮｉメッキ層を介し
て配線主要部をなすＣｕメッキ層が順に積層されたＡｕ
／Ｎｉ／Ｃｕ積層構造の配線層１６を形成する。
ｕメッキ層上に拡散防止用としてのＮｉメッキ層を介し
て配線主要部をなすＣｕメッキ層が順に積層されたＡｕ
／Ｎｉ／Ｃｕ積層構造の配線層１６を形成する。
【００４３】次いで、レジストパターンを剥離した後、
基体全面にポリイミド層を塗布した後、このポリイミド
層を選択的にエッチングして、Ａｕ／Ｎｉ／Ｃｕ積層構
造の配線層１６の表面及び側面を被覆するポリイミド層
からなる絶縁層１８を形成すると共に、配線層１６及び
絶縁層１８を選択的にエッチングして、層間接続領域に
開口部を形成する。
基体全面にポリイミド層を塗布した後、このポリイミド
層を選択的にエッチングして、Ａｕ／Ｎｉ／Ｃｕ積層構
造の配線層１６の表面及び側面を被覆するポリイミド層
からなる絶縁層１８を形成すると共に、配線層１６及び
絶縁層１８を選択的にエッチングして、層間接続領域に
開口部を形成する。
【００４４】次いで、ベースメタル板をその裏面から選
択的にエッチングして、絶縁層１８の裏面及び絶縁層１
８に埋め込まれた状態の配線層１６の裏面を面一に露出
させると共に、回路外周部の配線層１６裏面上にベース
メタル板を枠状に残存させてスペーサ２０とし、更に層
間接続領域に形成した開口部を貫通孔２２にする。な
お、このとき、露出する配線層１６裏面は、Ａｕメッキ
層となっている。
択的にエッチングして、絶縁層１８の裏面及び絶縁層１
８に埋め込まれた状態の配線層１６の裏面を面一に露出
させると共に、回路外周部の配線層１６裏面上にベース
メタル板を枠状に残存させてスペーサ２０とし、更に層
間接続領域に形成した開口部を貫通孔２２にする。な
お、このとき、露出する配線層１６裏面は、Ａｕメッキ
層となっている。
【００４５】こうして、ポリイミド層からなる絶縁層１
８裏面にＡｕ／Ｎｉ／Ｃｕ積層構造の配線層１６が埋め
込まれ、その最下層のＡｕメッキ層の裏面が絶縁層１８
の裏面と面一に露出すると共に、その層間接続領域に貫
通孔２２が形成されているインターポーザ１４を形成す
る。また、同時に、このインターポーザ１４の回路外周
部に、ベースメタル板からなるスペーサ２０を枠状に一
体的に形成する。
８裏面にＡｕ／Ｎｉ／Ｃｕ積層構造の配線層１６が埋め
込まれ、その最下層のＡｕメッキ層の裏面が絶縁層１８
の裏面と面一に露出すると共に、その層間接続領域に貫
通孔２２が形成されているインターポーザ１４を形成す
る。また、同時に、このインターポーザ１４の回路外周
部に、ベースメタル板からなるスペーサ２０を枠状に一
体的に形成する。
【００４６】ＩＣボンディング工程（図４、図５参
照）：図３に示すインターポーザ１４の上下を逆にし
て、そのインターポーザ１４上に、異方導電性フィルム
２４を介して、図２に示すＩＣチップ１０をフェースダ
ウンにボンディングする。
照）：図３に示すインターポーザ１４の上下を逆にし
て、そのインターポーザ１４上に、異方導電性フィルム
２４を介して、図２に示すＩＣチップ１０をフェースダ
ウンにボンディングする。
【００４７】即ち、インターポーザ１４のＩＣチップ搭
載領域上に異方導電性フィルム２４を仮接着した後、こ
の異方導電性フィルム２４を介してＩＣチップ１０をイ
ンターポーザ１４上に搭載し、熱圧着して、ＩＣチップ
１０のＡｕスタッドバンプ１２とインターポーザ１４の
配線層１６の最上層のＡｕメッキ層とをフリップチップ
接合する。こうして、ＩＣチップ１０をインターポーザ
１４上にフリップチップ実装する。なお、このフリップ
チップ実装の際に、異方導電性フィルム２４は溶融し
て、ＩＣチップ１０下に充填される。そして、このＩＣ
チップ１０下に充填された異方導電性フィルム２４は、
アンダーフィルとして機能する。
載領域上に異方導電性フィルム２４を仮接着した後、こ
の異方導電性フィルム２４を介してＩＣチップ１０をイ
ンターポーザ１４上に搭載し、熱圧着して、ＩＣチップ
１０のＡｕスタッドバンプ１２とインターポーザ１４の
配線層１６の最上層のＡｕメッキ層とをフリップチップ
接合する。こうして、ＩＣチップ１０をインターポーザ
１４上にフリップチップ実装する。なお、このフリップ
チップ実装の際に、異方導電性フィルム２４は溶融し
て、ＩＣチップ１０下に充填される。そして、このＩＣ
チップ１０下に充填された異方導電性フィルム２４は、
アンダーフィルとして機能する。
【００４８】ＩＣ測定工程（図５参照）：図５に示す状
態において、インターポーザ１４上にフリップチップ実
装されたＩＣチップ１０の電気チェックを行い、必要に
応じてバーンインを行う。なお、このＩＣチップ１０の
電気チェック等のため、インターポーザ１４の配線層１
６には、層間接続用ランドとは別に、測定用ランドを設
けておく。
態において、インターポーザ１４上にフリップチップ実
装されたＩＣチップ１０の電気チェックを行い、必要に
応じてバーンインを行う。なお、このＩＣチップ１０の
電気チェック等のため、インターポーザ１４の配線層１
６には、層間接続用ランドとは別に、測定用ランドを設
けておく。
【００４９】半田ペースト印刷工程（図６参照）：図５
に示すＩＣチップ１０がフリップチップ実装されている
インターポーザ１４の上下を逆にして、そのインターポ
ーザ１４上に、ＩＣチップ１０の実装側とは反対側か
ら、半田ペースト２６をスクリーン印刷する。こうし
て、インターポーザ１４の層間接続領域に設けた貫通孔
２２に半田ペースト２６を充填すると共に、この半田ペ
ースト２６を配線層１６の接続用ランドに接続させる。
なお、このとき、半田ペースト２６の代わりに、導電性
ペーストをディスペンス等の方法によって塗布してもよ
い。
に示すＩＣチップ１０がフリップチップ実装されている
インターポーザ１４の上下を逆にして、そのインターポ
ーザ１４上に、ＩＣチップ１０の実装側とは反対側か
ら、半田ペースト２６をスクリーン印刷する。こうし
て、インターポーザ１４の層間接続領域に設けた貫通孔
２２に半田ペースト２６を充填すると共に、この半田ペ
ースト２６を配線層１６の接続用ランドに接続させる。
なお、このとき、半田ペースト２６の代わりに、導電性
ペーストをディスペンス等の方法によって塗布してもよ
い。
【００５０】インターポーザの積層工程（図７参照）：
ＩＣチップ１０がフリップチップ実装されているインタ
ーポーザ１４を複数段に積層して、メモリモジュール２
８の大枠を形成する。このとき、複数段に積層するイン
ターポーザ１４は、所定の治具を用いて位置決めし、各
インターポーザ１４の貫通孔２２間にズレが生じないよ
うにする。こうして、各インターポーザ１４に設けた貫
通孔２２は、メモリモジュール２８全体を貫通する貫通
孔２２となる。但し、この貫通孔２２には、各インター
ポーザ１４においてその配線層１６の接続用ランドに接
続する半田ペースト２６が充填されている。
ＩＣチップ１０がフリップチップ実装されているインタ
ーポーザ１４を複数段に積層して、メモリモジュール２
８の大枠を形成する。このとき、複数段に積層するイン
ターポーザ１４は、所定の治具を用いて位置決めし、各
インターポーザ１４の貫通孔２２間にズレが生じないよ
うにする。こうして、各インターポーザ１４に設けた貫
通孔２２は、メモリモジュール２８全体を貫通する貫通
孔２２となる。但し、この貫通孔２２には、各インター
ポーザ１４においてその配線層１６の接続用ランドに接
続する半田ペースト２６が充填されている。
【００５１】なお、このとき、インターポーザ１４の回
路外周部には、ＵＦＰＬプロセスの特徴が活かされて、
ベースメタル板からなるスペーサ２０が枠状に一体的に
形成されている構造となっているため、このスペーサ２
０によってメモリモジュール２８を構成する複数段に積
層された各インターポーザ１４の積層間隔が一定に規制
されると共に、インターポーザ１４の複数段の積層構造
自体が安定するように補強される。
路外周部には、ＵＦＰＬプロセスの特徴が活かされて、
ベースメタル板からなるスペーサ２０が枠状に一体的に
形成されている構造となっているため、このスペーサ２
０によってメモリモジュール２８を構成する複数段に積
層された各インターポーザ１４の積層間隔が一定に規制
されると共に、インターポーザ１４の複数段の積層構造
自体が安定するように補強される。
【００５２】複数のインターポーザ間の接続工程（図８
参照）：メモリモジュール２８を貫通する貫通孔２２
に、層間接続部材としての金属ピン３０を図中の矢印で
示す方向に挿入し、各インターポーザ１４において貫通
孔２２に充填されている半田ペースト２６に接触させ
る。
参照）：メモリモジュール２８を貫通する貫通孔２２
に、層間接続部材としての金属ピン３０を図中の矢印で
示す方向に挿入し、各インターポーザ１４において貫通
孔２２に充填されている半田ペースト２６に接触させ
る。
【００５３】なお、このとき、金属ピン３０表面には予
め半田メッキを施しておく。このため、後の工程におい
て行う半田リフロー処理の際に、各インターポーザ１４
における貫通孔２２に充填されている半田ペースト２６
は、挿入された金属ピン３０の側面に容易に塗れて馴染
み、金属ピン３０と半田ペースト２６との半田塗れ性が
確保されて、金属ピン３０が半田ペースト２６を介して
各インターポーザ１４の配線層１６の接続用ランドにそ
れぞれ良好に電気的に接続される。
め半田メッキを施しておく。このため、後の工程におい
て行う半田リフロー処理の際に、各インターポーザ１４
における貫通孔２２に充填されている半田ペースト２６
は、挿入された金属ピン３０の側面に容易に塗れて馴染
み、金属ピン３０と半田ペースト２６との半田塗れ性が
確保されて、金属ピン３０が半田ペースト２６を介して
各インターポーザ１４の配線層１６の接続用ランドにそ
れぞれ良好に電気的に接続される。
【００５４】また、図６に示す半田ペースト印刷工程に
おいて、半田ペースト２６をスクリーン印刷する代わり
に導電性ペーストを塗布した場合には、この工程におい
てその導電性ペーストのキュアを行う。
おいて、半田ペースト２６をスクリーン印刷する代わり
に導電性ペーストを塗布した場合には、この工程におい
てその導電性ペーストのキュアを行う。
【００５５】半田ボールのマウント及びリフロー工程
（図９参照）：メモリモジュール２８を貫通する貫通孔
２２に挿入し、半田ペースト２６を介して各インターポ
ーザ１４の配線層１６の接続用ランドにそれぞれ電気的
に接続した層間接続部材としての金属ピン３０の上端部
に、外部接続用端子としての半田ボール３２をマウント
した後、一括半田リフロー処理を行って、各インターポ
ーザ１４の配線層１６の接続用ランドと層間接続部材と
しての金属ピン３０、この金属ピン３０と外部接続用端
子としての半田ボール３２をそれぞれ半田によって電気
的、機械的に接合する。
（図９参照）：メモリモジュール２８を貫通する貫通孔
２２に挿入し、半田ペースト２６を介して各インターポ
ーザ１４の配線層１６の接続用ランドにそれぞれ電気的
に接続した層間接続部材としての金属ピン３０の上端部
に、外部接続用端子としての半田ボール３２をマウント
した後、一括半田リフロー処理を行って、各インターポ
ーザ１４の配線層１６の接続用ランドと層間接続部材と
しての金属ピン３０、この金属ピン３０と外部接続用端
子としての半田ボール３２をそれぞれ半田によって電気
的、機械的に接合する。
【００５６】こうして、ＩＣチップ１０がフリップチッ
プ実装されているインターポーザ１４が複数段に積層さ
れたメモリモジュール２８において、メモリモジュール
２８を貫通する貫通孔２２に挿入された層間接続部材と
しての金属ピン３０及びこの貫通孔２２に充填されてい
る半田ペースト２６を介して、外部接続用端子としての
半田ボール３２に電気的、機械的に接合する。続いて、
このメモリモジュール２８に対して所定の電気検査を行
い、図１に示されるメモリモジュール２８を完成させ
る。
プ実装されているインターポーザ１４が複数段に積層さ
れたメモリモジュール２８において、メモリモジュール
２８を貫通する貫通孔２２に挿入された層間接続部材と
しての金属ピン３０及びこの貫通孔２２に充填されてい
る半田ペースト２６を介して、外部接続用端子としての
半田ボール３２に電気的、機械的に接合する。続いて、
このメモリモジュール２８に対して所定の電気検査を行
い、図１に示されるメモリモジュール２８を完成させ
る。
【００５７】以上のように本実施の形態によれば、メモ
リモジュール２８におけるＩＣチップ１０がフリップチ
ップ実装されている複数段のインターポーザ１４の層間
接続部材として、メモリモジュール２８を貫通する貫通
孔２２に挿入した金属ピン３０を使用することにより、
従来の層間接続部材として半田ボールを用い、この半田
ボールのインターポーザの配線層の接続用ランド上への
搭載時とＩＣチップがフリップチップ実装された複数の
インターポーザの積層時との計２回において半田リフロ
ー処理を必要としていた場合と比較すると、メモリモジ
ュール２８を貫通する貫通孔２２に挿入した金属ピン３
０上端部に外部接続用の半田ボール３２を搭載する際に
１回の半田リフロー処理を行えばよいことから、３次元
実装構造の半導体集積回路装置の製造プロセスのＴＡＴ
を短縮することができるため、その製造コストを低減す
ることができる。また、複数段に積層されたインターポ
ーザ１４を電気的、機械的に接合する層間接続部材とし
ての半田ボールが不要になれることからも、製造コスト
を低減することができる。
リモジュール２８におけるＩＣチップ１０がフリップチ
ップ実装されている複数段のインターポーザ１４の層間
接続部材として、メモリモジュール２８を貫通する貫通
孔２２に挿入した金属ピン３０を使用することにより、
従来の層間接続部材として半田ボールを用い、この半田
ボールのインターポーザの配線層の接続用ランド上への
搭載時とＩＣチップがフリップチップ実装された複数の
インターポーザの積層時との計２回において半田リフロ
ー処理を必要としていた場合と比較すると、メモリモジ
ュール２８を貫通する貫通孔２２に挿入した金属ピン３
０上端部に外部接続用の半田ボール３２を搭載する際に
１回の半田リフロー処理を行えばよいことから、３次元
実装構造の半導体集積回路装置の製造プロセスのＴＡＴ
を短縮することができるため、その製造コストを低減す
ることができる。また、複数段に積層されたインターポ
ーザ１４を電気的、機械的に接合する層間接続部材とし
ての半田ボールが不要になれることからも、製造コスト
を低減することができる。
【００５８】また、ＩＣチップ１０がフリップチップ実
装されたインターポーザ１４を例えば４段又は８段に積
層する多段積層構造の場合であっても、メモリモジュー
ル２８を貫通する貫通孔２２に層間接続部材としての金
属ピン３０が挿入されているため、複数段に積層された
各インターポーザ１４間の位置ズレが防止され、モジュ
ール２８全体が斜めに傾く恐れがなくなるため、安定し
た３次元実装構造の半導体集積回路装置を実現し、その
信頼性を向上することができる。
装されたインターポーザ１４を例えば４段又は８段に積
層する多段積層構造の場合であっても、メモリモジュー
ル２８を貫通する貫通孔２２に層間接続部材としての金
属ピン３０が挿入されているため、複数段に積層された
各インターポーザ１４間の位置ズレが防止され、モジュ
ール２８全体が斜めに傾く恐れがなくなるため、安定し
た３次元実装構造の半導体集積回路装置を実現し、その
信頼性を向上することができる。
【００５９】また、複数段に積層されたインターポーザ
１４の層間接続部材として従来のような半田ボールを使
用していないため、積層間隔を規定する半田ボールの大
きさ（高さ）がその溶融状態によってばらつき、積層間
隔が不均一になることもなくなる。しかも、インターポ
ーザ１４の回路外周部にスペーサ２０が枠状に一体的に
形成されていることにより、このスペーサ２０がメモリ
モジュール２８の複数段に積層されているインターポー
ザ１４の積層間隔を一定に規制し、複数段のインターポ
ーザ１４の積層構造自体を安定的に補強するため、半導
体集積回路装置の３次元実装構造を安定化して、その信
頼性を向上することができる。
１４の層間接続部材として従来のような半田ボールを使
用していないため、積層間隔を規定する半田ボールの大
きさ（高さ）がその溶融状態によってばらつき、積層間
隔が不均一になることもなくなる。しかも、インターポ
ーザ１４の回路外周部にスペーサ２０が枠状に一体的に
形成されていることにより、このスペーサ２０がメモリ
モジュール２８の複数段に積層されているインターポー
ザ１４の積層間隔を一定に規制し、複数段のインターポ
ーザ１４の積層構造自体を安定的に補強するため、半導
体集積回路装置の３次元実装構造を安定化して、その信
頼性を向上することができる。
【００６０】
【発明の効果】以上詳細に説明した通り、本発明に係る
半導体集積回路装置及びその製造方法によれば、次のよ
うな効果を奏することができる。即ち、請求項１に係る
半導体集積回路装置によれば、モジュールを構成する複
数段に積層されたインターポーザのそれぞれの配線層と
外部接続用端子とが、モジュールを貫通する貫通孔に挿
入された層間接続部材としての導電性ピンによって接続
されていることにより、複数段に積層された各インター
ポーザ間の位置ズレがこの導電性ピンの挿入によって防
止されることになり、モジュール全体が斜めに傾く恐れ
がなくなるため、高い信頼性をもつ安定した３次元実装
構造の半導体集積回路装置を実現することができる。
半導体集積回路装置及びその製造方法によれば、次のよ
うな効果を奏することができる。即ち、請求項１に係る
半導体集積回路装置によれば、モジュールを構成する複
数段に積層されたインターポーザのそれぞれの配線層と
外部接続用端子とが、モジュールを貫通する貫通孔に挿
入された層間接続部材としての導電性ピンによって接続
されていることにより、複数段に積層された各インター
ポーザ間の位置ズレがこの導電性ピンの挿入によって防
止されることになり、モジュール全体が斜めに傾く恐れ
がなくなるため、高い信頼性をもつ安定した３次元実装
構造の半導体集積回路装置を実現することができる。
【００６１】また、請求項６に係る半導体集積回路装置
の製造方法によれば、モジュールを構成する複数段に積
層したインターポーザの層間接続を行う際に、モジュー
ルを貫通する貫通孔に層間接続部材としての導電性ピン
を挿し、この導電性ピンを貫通孔に充填された導電性ペ
ースト又は半田ペーストを介してインターポーザの配線
層に接続することにより、従来の層間接続部材に半田ボ
ールを使用する方法と比較すると、半田リフロー処理の
回数が低減されるため、３次元実装構造の半導体集積回
路装置の製造プロセスのＴＡＴを短縮することが可能に
なり、その製造コストを低減することができる。また、
層間接続部材としての半田ボールが不要となることから
も、その製造コストを低減することができる。
の製造方法によれば、モジュールを構成する複数段に積
層したインターポーザの層間接続を行う際に、モジュー
ルを貫通する貫通孔に層間接続部材としての導電性ピン
を挿し、この導電性ピンを貫通孔に充填された導電性ペ
ースト又は半田ペーストを介してインターポーザの配線
層に接続することにより、従来の層間接続部材に半田ボ
ールを使用する方法と比較すると、半田リフロー処理の
回数が低減されるため、３次元実装構造の半導体集積回
路装置の製造プロセスのＴＡＴを短縮することが可能に
なり、その製造コストを低減することができる。また、
層間接続部材としての半田ボールが不要となることから
も、その製造コストを低減することができる。
【００６２】また、半導体集積回路装置が、半導体集積
回路チップを実装したインターポーザを多段に積層した
多段積層構造のモジュールであっても、そのモジュール
を貫通する貫通孔に導電性ピンを挿入することにより、
積層したインターポーザ間の位置ズレが防止され、モジ
ュール全体が斜めに傾く恐れがなくなるため、安定した
３次元実装構造の半導体集積回路装置を実現し、その信
頼性を向上することができる。
回路チップを実装したインターポーザを多段に積層した
多段積層構造のモジュールであっても、そのモジュール
を貫通する貫通孔に導電性ピンを挿入することにより、
積層したインターポーザ間の位置ズレが防止され、モジ
ュール全体が斜めに傾く恐れがなくなるため、安定した
３次元実装構造の半導体集積回路装置を実現し、その信
頼性を向上することができる。
【００６３】また、回路外周部にスペーサが枠状に設け
られているインターポーザを使用することにより、複数
段に積層したインターポーザ間の積層間隔がスペーサの
高さによって一定に規定されるため、従来の層間接続部
材に半田ボールを使用することによってインターポーザ
間の積層間隔が半田ボールの大きさ（高さ）に規定され
る場合と比較すると、半田ボールの溶融状態によって半
田ボールの大きさ（高さ）がばらついて積層間隔が不均
一になることもなくなり、半導体集積回路装置の３次元
実装構造を安定化して、その信頼性を向上することがで
きる。
られているインターポーザを使用することにより、複数
段に積層したインターポーザ間の積層間隔がスペーサの
高さによって一定に規定されるため、従来の層間接続部
材に半田ボールを使用することによってインターポーザ
間の積層間隔が半田ボールの大きさ（高さ）に規定され
る場合と比較すると、半田ボールの溶融状態によって半
田ボールの大きさ（高さ）がばらついて積層間隔が不均
一になることもなくなり、半導体集積回路装置の３次元
実装構造を安定化して、その信頼性を向上することがで
きる。
【図１】本発明の一実施の形態に係る３次元実装構造の
半導体集積回路装置を示す概略断面図である。
半導体集積回路装置を示す概略断面図である。
【図２】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その１）で
ある。
製造方法を説明するための概略工程断面図（その１）で
ある。
【図３】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その２）で
ある。
製造方法を説明するための概略工程断面図（その２）で
ある。
【図４】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その３）で
ある。
製造方法を説明するための概略工程断面図（その３）で
ある。
【図５】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その４）で
ある。
製造方法を説明するための概略工程断面図（その４）で
ある。
【図６】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その５）で
ある。
製造方法を説明するための概略工程断面図（その５）で
ある。
【図７】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その６）で
ある。
製造方法を説明するための概略工程断面図（その６）で
ある。
【図８】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その７）で
ある。
製造方法を説明するための概略工程断面図（その７）で
ある。
【図９】図１の３次元実装構造の半導体集積回路装置の
製造方法を説明するための概略工程断面図（その８）で
ある。
製造方法を説明するための概略工程断面図（その８）で
ある。
【図１０】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
１）である。
製造プロセスを説明するための概略工程断面図（その
１）である。
【図１１】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
２）である。
製造プロセスを説明するための概略工程断面図（その
２）である。
【図１２】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
３）である。
製造プロセスを説明するための概略工程断面図（その
３）である。
【図１３】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
４）である。
製造プロセスを説明するための概略工程断面図（その
４）である。
１０……ＩＣチップ、１２……Ａｕスタッドバンプ、１
４……インターポーザ、１６……配線層、１８……絶縁
層、２０……スペーサ、２２……貫通孔、２４……異方
導電性フィルム、２６……半田ペースト、２８……メモ
リモジュール、３０……金属ピン、３２……半田ボー
ル、５０……ＩＣチップ、５２……Ａｕスタッドバン
プ、５４……インターポーザ、５６……絶縁層、５８…
…配線層、６０……層間接続用の金属メッキ層、６２…
…異方導電性フィルム、６４……半田ボール、６６……
メモリモジュール。
４……インターポーザ、１６……配線層、１８……絶縁
層、２０……スペーサ、２２……貫通孔、２４……異方
導電性フィルム、２６……半田ペースト、２８……メモ
リモジュール、３０……金属ピン、３２……半田ボー
ル、５０……ＩＣチップ、５２……Ａｕスタッドバン
プ、５４……インターポーザ、５６……絶縁層、５８…
…配線層、６０……層間接続用の金属メッキ層、６２…
…異方導電性フィルム、６４……半田ボール、６６……
メモリモジュール。
Claims (8)
- 【請求項１】 半導体集積回路チップが実装されたイン
ターポーザを複数段に積層したモジュールと、前記モジ
ュールの最下層に配置した外部接続用端子と、前記複数
段のインターポーザの配線層と前記外部接続用端子とを
接続する層間接続部材と、を有する３次元実装構造の半
導体集積回路装置であって、 前記層間接続部材が、前記モジュールを前記複数段のイ
ンターポーザの積層方向に貫通する貫通孔に挿入された
導電性ピンであることを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記導電性ピンが、前記貫通孔に充填された導電性ペー
スト又は半田ペーストを介して、前記複数段のインター
ポーザの前記配線層に接続していることを特徴とする半
導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、 前記インターポーザが、絶縁層と前記絶縁層の表面に埋
め込まれた配線層とを有し、前記配線層の表面が前記絶
縁層の表面と略面一に露出していることを特徴とする半
導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、 前記複数段のインターポーザ間に、スペーサが設けられ
ていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、 前記外部接続用端子が、前記導電性ピンの下端部に形成
された半田ボールであることを特徴とする半導体集積回
路装置。 - 【請求項６】 層間接続領域に貫通孔が開孔され、回路
外周部にスペーサが枠状に設けられているインターポー
ザを形成する第１の工程と、 前記インターポーザ上に、半導体集積回路チップを実装
する第２の工程と、 前記インターポーザの前記貫通孔に導電性ペースト又は
半田ペーストを充填させ、前記導電性ペースト又は前記
半田ペーストと前記インターポーザの配線層とを接続す
る第３の工程と、 前記半導体集積回路チップが実装された前記インターポ
ーザを複数段に積層してモジュールを形成すると共に、
前記インターポーザの前記貫通孔が前記モジュールを前
記インターポーザの積層方向に貫通する貫通孔となるよ
うに位置合わせを行う第４の工程と、 前記モジュールを貫通する前記貫通孔に、層間接続部材
としての導電性ピンを挿入すると共に、前記貫通孔に充
填された前記導電性ペースト又は前記半田ペーストを介
して、前記導電性ピンを前記インターポーザの前記配線
層に接続する第５の工程と、 前記導電性ピンの下端部に、外部接続用端子を形成する
第６の工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法において、 前記第１の工程が、 ベースメタル板上に形成した所定のレジストパターンを
マスクとして、前記ベースメタル板の露出面上にメッキ
層を形成し、前記メッキ層からなる配線層を形成する工
程と、 前記レジストパターンを剥離した後、前記配線層の表面
及び側面を被覆する絶縁層を前記ベースメタル板上に形
成すると共に、前記配線層及び前記絶縁層を選択的にエ
ッチングして、層間接続領域に開口部を形成する工程
と、 前記ベースメタル板を裏面から選択的にエッチングし
て、前記絶縁層の裏面及び前記絶縁層に埋め込まれてい
る前記配線層の裏面を略面一に露出させると共に、前記
ベースメタル板からなるスペーサを回路外周部に枠状に
形成し、更に前記開口部が貫通孔になるようにする工程
と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項８】 請求項６記載の半導体集積回路装置の製
造方法において、 前記第６の工程が、前記導電性ピンの下端部に、半田ボ
ールを形成する工程であることを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252952A JP2002076240A (ja) | 2000-08-23 | 2000-08-23 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252952A JP2002076240A (ja) | 2000-08-23 | 2000-08-23 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076240A true JP2002076240A (ja) | 2002-03-15 |
Family
ID=18742120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000252952A Pending JP2002076240A (ja) | 2000-08-23 | 2000-08-23 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076240A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147598A (ja) * | 2006-12-13 | 2008-06-26 | Shinko Electric Ind Co Ltd | 積層型パッケージ及びその製造方法 |
| US7615870B2 (en) | 2005-04-28 | 2009-11-10 | Elpida Memory, Inc. | Semiconductor device, manufacturing method thereof, and connection method of circuit board |
| US7916564B2 (en) | 2008-04-10 | 2011-03-29 | Samsung Electronics Co., Ltd. | Multi-chip semiconductor device providing enhanced redundancy capabilities |
| CN115188734A (zh) * | 2022-09-06 | 2022-10-14 | 中诚华隆计算机技术有限公司 | 一种芯片互连结构及芯片 |
-
2000
- 2000-08-23 JP JP2000252952A patent/JP2002076240A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615870B2 (en) | 2005-04-28 | 2009-11-10 | Elpida Memory, Inc. | Semiconductor device, manufacturing method thereof, and connection method of circuit board |
| JP2008147598A (ja) * | 2006-12-13 | 2008-06-26 | Shinko Electric Ind Co Ltd | 積層型パッケージ及びその製造方法 |
| US7916564B2 (en) | 2008-04-10 | 2011-03-29 | Samsung Electronics Co., Ltd. | Multi-chip semiconductor device providing enhanced redundancy capabilities |
| CN115188734A (zh) * | 2022-09-06 | 2022-10-14 | 中诚华隆计算机技术有限公司 | 一种芯片互连结构及芯片 |
| CN115188734B (zh) * | 2022-09-06 | 2022-11-25 | 中诚华隆计算机技术有限公司 | 一种芯片互连结构及芯片 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4199588B2 (ja) | 配線回路基板の製造方法、及び、この配線回路基板を用いた半導体集積回路装置の製造方法 | |
| US7161242B2 (en) | Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element | |
| US8633587B2 (en) | Package structure | |
| JP3813402B2 (ja) | 半導体装置の製造方法 | |
| US7816177B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7285862B2 (en) | Electronic parts packaging structure in which a semiconductor chip is mounted on a wiring substrate and buried in an insulation film | |
| US7122901B2 (en) | Semiconductor device | |
| US8222747B2 (en) | Multilayer wiring substrate mounted with electronic component and method for manufacturing the same | |
| US7501696B2 (en) | Semiconductor chip-embedded substrate and method of manufacturing same | |
| US8530351B2 (en) | Semiconductor package and fabrication method | |
| US5382757A (en) | Multilayer printed wiring board and process for manufacturing the same | |
| US6596560B1 (en) | Method of making wafer level packaging and chip structure | |
| US20010008309A1 (en) | Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof | |
| KR20080007893A (ko) | 적층형 반도체 패키지 및 그의 제조방법 | |
| JP2006294692A (ja) | 半導体装置およびその製造方法 | |
| US6236112B1 (en) | Semiconductor device, connecting substrate therefor, and process of manufacturing connecting substrate | |
| JP3653452B2 (ja) | 配線回路基板とその製造方法と半導体集積回路装置とその製造方法 | |
| US6596620B2 (en) | BGA substrate via structure | |
| JP5157455B2 (ja) | 半導体装置 | |
| JP2002261204A (ja) | インターポーザ基板及びその電子部品実装体 | |
| US8546186B2 (en) | Planar interconnect structure for hybrid circuits | |
| JP2000286304A (ja) | 半導体素子の製造方法、および半導体素子、および半導体装置の製造方法、および半導体装置、ならびに実装モジュール | |
| JP2002076240A (ja) | 半導体集積回路装置及びその製造方法 | |
| US6433415B2 (en) | Assembly of plurality of semiconductor devices | |
| JP2946361B2 (ja) | 電子部品搭載用基板 |