JP2000286304A - 半導体素子の製造方法、および半導体素子、および半導体装置の製造方法、および半導体装置、ならびに実装モジュール - Google Patents
半導体素子の製造方法、および半導体素子、および半導体装置の製造方法、および半導体装置、ならびに実装モジュールInfo
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Landscapes
- Wire Bonding (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体素子の製造方法、および半
導体素子、および半導体装置の製造方法、および半導体
装置、ならびに実装モジュールに関する。特に、ベアチ
ップのフリップチップ実装に関する。 【解決手段】 半導体素子（１００）側のパッド部に貫
通穴部（１０３）を設け、前記穴部に基板側の突起電極
（２０２）を挿入させる。挿入により接続エネルギーを
低くして接続を行う。また、貫通穴方向へのバンプ材料
の逃げを設け接続を行うことと、貫通穴により接続状態
を評価することを行う。
導体素子、および半導体装置の製造方法、および半導体
装置、ならびに実装モジュールに関する。特に、ベアチ
ップのフリップチップ実装に関する。 【解決手段】 半導体素子（１００）側のパッド部に貫
通穴部（１０３）を設け、前記穴部に基板側の突起電極
（２０２）を挿入させる。挿入により接続エネルギーを
低くして接続を行う。また、貫通穴方向へのバンプ材料
の逃げを設け接続を行うことと、貫通穴により接続状態
を評価することを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法、および半導体素子、および半導体装置の製造方
法、および半導体装置、ならびに実装モジュールに関す
る。特に、ベアチップのフリップチップ実装に関する。
方法、および半導体素子、および半導体装置の製造方
法、および半導体装置、ならびに実装モジュールに関す
る。特に、ベアチップのフリップチップ実装に関する。
【０００２】
【背景技術】従来のベアチップ実装は、大きく３つの方
式が提案されている。１つは、ワイヤーボンディング技
術を用いた実装方式であり、たとえば、実装基板上にベ
アチップを能動面を上（通常フェイスアップと称する）
に接着し、チップのＡｌ電極と基板上の電極配線とをＡ
ｕのワイヤーにより接続する方式である。２つめの実装
方式は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏ
ｎｄｉｎｇ）技術と云われる方式であり、例えば、ＰＩ
テープ上のＣｕリードとチップ上のバンプ電極とをＡｕ
−Ｓｎの共晶合金により接続するものである。３つめ
は、フリップチップ実装と呼ばれる（フェイスダウン実
装とも呼ばれる）もので、ベアチップのバンプ電極と基
板上の電極をベアチップをフェイスダウンにして接続す
るものである。その実装方式は、はんだから樹脂系の接
続方式まで各種提案されている。その場合の対向する電
極は、チップのパッドに電極を凸型の電極を設け、基板
側のパッドないしは、チップ側のパッドに、基板側の突
起したパッド部を接合するいう、凸型−凸型、凸型−平
坦形、平坦形−凸型の組み合わせにより、接合を行って
いる。
式が提案されている。１つは、ワイヤーボンディング技
術を用いた実装方式であり、たとえば、実装基板上にベ
アチップを能動面を上（通常フェイスアップと称する）
に接着し、チップのＡｌ電極と基板上の電極配線とをＡ
ｕのワイヤーにより接続する方式である。２つめの実装
方式は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏ
ｎｄｉｎｇ）技術と云われる方式であり、例えば、ＰＩ
テープ上のＣｕリードとチップ上のバンプ電極とをＡｕ
−Ｓｎの共晶合金により接続するものである。３つめ
は、フリップチップ実装と呼ばれる（フェイスダウン実
装とも呼ばれる）もので、ベアチップのバンプ電極と基
板上の電極をベアチップをフェイスダウンにして接続す
るものである。その実装方式は、はんだから樹脂系の接
続方式まで各種提案されている。その場合の対向する電
極は、チップのパッドに電極を凸型の電極を設け、基板
側のパッドないしは、チップ側のパッドに、基板側の突
起したパッド部を接合するいう、凸型−凸型、凸型−平
坦形、平坦形−凸型の組み合わせにより、接合を行って
いる。
【０００３】また、その接合では、その接合条件が信頼
性のある接合条件の為の重要な品質要因であり、各種の
実装工法に対してそれぞれ最適条件が決められていた。
性のある接合条件の為の重要な品質要因であり、各種の
実装工法に対してそれぞれ最適条件が決められていた。
【０００４】
【発明が解決しようとする課題】ところで、ベアチップ
の回路動向として、接続配線の狭ピッチ化、多ピン化の
要求が高まってきた。また、配線ルールの狭ピッチ化に
伴い、それを受ける基板も複雑になり、基板の特性を考
慮した実装が必要となってきた。
の回路動向として、接続配線の狭ピッチ化、多ピン化の
要求が高まってきた。また、配線ルールの狭ピッチ化に
伴い、それを受ける基板も複雑になり、基板の特性を考
慮した実装が必要となってきた。
【０００５】また、近年電子機器の小型化に伴い電子機
器の電源端子や、入出力用の信号端子の端子面積を縮小
して、さらに電子機器を小型化しようとする動きも活発
になっている。この様な状況の中で、高密度実装を実現
できるフリップチップ実装の要求が高まってきた。
器の電源端子や、入出力用の信号端子の端子面積を縮小
して、さらに電子機器を小型化しようとする動きも活発
になっている。この様な状況の中で、高密度実装を実現
できるフリップチップ実装の要求が高まってきた。
【０００６】本発明はこの様な要求に応えるべくなされ
たものであり、微細ピッチな接合をストレスを少なくし
て接合することを提供することにある。また、フリップ
チップの短所である接続部が隠れ、検査を実施しにくい
問題点に対して、課題を解決させることにある。
たものであり、微細ピッチな接合をストレスを少なくし
て接合することを提供することにある。また、フリップ
チップの短所である接続部が隠れ、検査を実施しにくい
問題点に対して、課題を解決させることにある。
【０００７】
【課題を解決するための手段】本発明の半導体素子の製
造方法は、半導体素子（１００）の電極部（１０１）面
に絶縁化層（１０２）を配置する第１の工程と、前記絶
縁化層（１０２）と前記電極部（１０１）と半導体素子
（１００）とを貫通する貫通穴（１０３）を形成する第
２の工程と、前記貫通穴（１０３）の内壁部（１０４）
を含む範囲に絶縁処理を施す絶縁処理層（１０５）を形
成する第３の工程と、前記電極部の絶縁層（１０２）を
除去する第4の工程とを、この順序で行うことを特徴と
する。
造方法は、半導体素子（１００）の電極部（１０１）面
に絶縁化層（１０２）を配置する第１の工程と、前記絶
縁化層（１０２）と前記電極部（１０１）と半導体素子
（１００）とを貫通する貫通穴（１０３）を形成する第
２の工程と、前記貫通穴（１０３）の内壁部（１０４）
を含む範囲に絶縁処理を施す絶縁処理層（１０５）を形
成する第３の工程と、前記電極部の絶縁層（１０２）を
除去する第4の工程とを、この順序で行うことを特徴と
する。
【０００８】本発明による半導体素子の製造方法によれ
ば、電極導通部が露出され、かつ、絶縁処理された貫通
穴を得ることができるので、電極部に凹形状のあるベア
チップを提供することができる。
ば、電極導通部が露出され、かつ、絶縁処理された貫通
穴を得ることができるので、電極部に凹形状のあるベア
チップを提供することができる。
【０００９】本発明の半導体素子の製造方法は、半導体
素子（１１０）の電極部（１１１）面に金めっき処理を
行い金属層（１１６）を形成する第１の工程と、前記電
極部（１１１）と半導体素子（１１０）とを貫通する貫
通穴（１１３）を形成する第２の工程と、前記貫通穴の
内壁部（１１４）を含む範囲に絶縁化処理を施し絶縁処
理層（１１５）を形成する第３の工程とを、この順序で
行うことを特徴とする。
素子（１１０）の電極部（１１１）面に金めっき処理を
行い金属層（１１６）を形成する第１の工程と、前記電
極部（１１１）と半導体素子（１１０）とを貫通する貫
通穴（１１３）を形成する第２の工程と、前記貫通穴の
内壁部（１１４）を含む範囲に絶縁化処理を施し絶縁処
理層（１１５）を形成する第３の工程とを、この順序で
行うことを特徴とする。
【００１０】本発明による半導体素子の製造方法によれ
ば、電極導通部が露出され、かつ、絶縁処理された貫通
穴を得ることができるので、電極部に凹形状のあるベア
チップを提供することができる。
ば、電極導通部が露出され、かつ、絶縁処理された貫通
穴を得ることができるので、電極部に凹形状のあるベア
チップを提供することができる。
【００１１】本発明の半導体素子の製造方法は、請求項
１記載の半導体素子の製造方法において、前記絶縁化層
（１０２）は、樹脂材料により形成されることを特徴と
する。
１記載の半導体素子の製造方法において、前記絶縁化層
（１０２）は、樹脂材料により形成されることを特徴と
する。
【００１２】本発明による半導体素子の製造方法によれ
ば、通常の安価なドライフイルムのようなレジスト材料
を用いてラミネートすることができる。
ば、通常の安価なドライフイルムのようなレジスト材料
を用いてラミネートすることができる。
【００１３】本発明の半導体素子の製造方法は、請求項
１記載の前記絶縁化層（１０２）は熱可塑系樹脂を加熱
溶融することにより形成することを特徴とする。
１記載の前記絶縁化層（１０２）は熱可塑系樹脂を加熱
溶融することにより形成することを特徴とする。
【００１４】本発明による半導体素子の製造方法によれ
ば、通常のスピンコートの技術を利用して製造すること
ができる。
ば、通常のスピンコートの技術を利用して製造すること
ができる。
【００１５】本発明の半導体素子の製造方法は、請求項
３記載の前記絶縁化層（１０２）は、感光性樹脂により
形成されることを特徴とする。
３記載の前記絶縁化層（１０２）は、感光性樹脂により
形成されることを特徴とする。
【００１６】本発明による半導体素子の製造方法によれ
ば、能動面の電極部にのみレジスト処理を行うことが可
能となる。
ば、能動面の電極部にのみレジスト処理を行うことが可
能となる。
【００１７】本発明の半導体素子の製造方法は、請求項
１ないし請求項５記載のいずれかの半導体素子の製造方
法において、前記絶縁処理層（１０５）は熱硬化樹脂に
より形成されることを特徴とする。
１ないし請求項５記載のいずれかの半導体素子の製造方
法において、前記絶縁処理層（１０５）は熱硬化樹脂に
より形成されることを特徴とする。
【００１８】本発明による半導体素子の製造方法によれ
ば、貫通穴部に絶縁層を容易に形成することができる。
ば、貫通穴部に絶縁層を容易に形成することができる。
【００１９】本発明の半導体素子の製造方法は、請求項
１ないし請求項２記載のいずれかの半導体素子の製造方
法において、前記絶縁処理層（１０５／１１５）は、酸
化物のスパッタにより形成することを特徴とする。
１ないし請求項２記載のいずれかの半導体素子の製造方
法において、前記絶縁処理層（１０５／１１５）は、酸
化物のスパッタにより形成することを特徴とする。
【００２０】本発明による半導体素子の製造方法によれ
ば、穴部の凹凸形状に対して安定して、膜付けを行うこ
とが可能となる。
ば、穴部の凹凸形状に対して安定して、膜付けを行うこ
とが可能となる。
【００２１】本発明の半導体素子の製造方法は、請求項
２記載の半導体素子の製造方法において、絶縁化処理を
半導体素子の酸化により形成させることを特徴とする。
２記載の半導体素子の製造方法において、絶縁化処理を
半導体素子の酸化により形成させることを特徴とする。
【００２２】本発明による半導体素子の製造方法によれ
ば、加熱のみの工程で酸化膜付けが可能となり、安定的
にかつ、穴部に対して、膜付けできる。
ば、加熱のみの工程で酸化膜付けが可能となり、安定的
にかつ、穴部に対して、膜付けできる。
【００２３】本発明の半導体素子の製造方法は、請求項
１記載の半導体素子の製造方法において、第一の工程か
ら第4の工程までを、ウエハ状態で行い、最終工程にて
ダイシングし、半導体素子とすることを特徴とする。
１記載の半導体素子の製造方法において、第一の工程か
ら第4の工程までを、ウエハ状態で行い、最終工程にて
ダイシングし、半導体素子とすることを特徴とする。
【００２４】本発明による半導体素子の製造方法によれ
ば、処理をウエハ状態で行うので、一括に処理すること
ができ、高生産性が可能となる。
ば、処理をウエハ状態で行うので、一括に処理すること
ができ、高生産性が可能となる。
【００２５】本発明の半導体素子の製造方法は、請求項
２記載の半導体素子の製造方法において、第一の工程か
ら第３の工程までを、ウエハ状態で行い、最終工程にて
ダイシングして、半導体素子とすることを特徴とする。
２記載の半導体素子の製造方法において、第一の工程か
ら第３の工程までを、ウエハ状態で行い、最終工程にて
ダイシングして、半導体素子とすることを特徴とする。
【００２６】本発明による半導体素子の製造方法によれ
ば、処理をウエハ状態で行うので、一括に処理すること
ができ、高生産性が可能となる。
ば、処理をウエハ状態で行うので、一括に処理すること
ができ、高生産性が可能となる。
【００２７】本発明の半導体素子の製造方法は、請求項
１ないし請求項２記載のいずれかの貫通穴形成工程をレ
ーザー加工により形成することを特徴とする半導体素子
の製造方法。
１ないし請求項２記載のいずれかの貫通穴形成工程をレ
ーザー加工により形成することを特徴とする半導体素子
の製造方法。
【００２８】本発明による半導体素子の製造方法によれ
ば、高アスペクトの微細径の貫通穴を容易に加工するこ
とができる。
ば、高アスペクトの微細径の貫通穴を容易に加工するこ
とができる。
【００２９】また、本発明の半導体素子は、請求項１な
いし請求項２記載のいずれかの半導体素子の製造方法を
実施することにより形成されることを特徴とする半導体
素子。
いし請求項２記載のいずれかの半導体素子の製造方法を
実施することにより形成されることを特徴とする半導体
素子。
【００３０】また、本発明による半導体素子によれば、
半導体素子の電極部に穴がある構造となり、実装基板の
突起部を半導体素子の穴に挿入すれば接続は実現し、実
装基板に対しての実装性が向上する。
半導体素子の電極部に穴がある構造となり、実装基板の
突起部を半導体素子の穴に挿入すれば接続は実現し、実
装基板に対しての実装性が向上する。
【００３１】本発明の半導体素子は、請求項１０の半導
体素子において、前記半導体素子の電極部を酸化防止機
能を有する金属膜形成処理を実施していることを特徴と
する。
体素子において、前記半導体素子の電極部を酸化防止機
能を有する金属膜形成処理を実施していることを特徴と
する。
【００３２】本発明による半導体素子によれば、その後
の酸化膜付け工程に対して、反応することのない導電化
層を維持できる。
の酸化膜付け工程に対して、反応することのない導電化
層を維持できる。
【００３３】本発明の半導体装置の製造方法は、請求項
１０記載の半導体素子（１００／１１０）と、前記半導
体素子の電極の貫通穴（１０３／１１３）の位置に突起
電極（２０２）を有する配線基板（２００）とを位置合
わせする工程と、前記突起電極（２０２）を貫通穴（１
０３／１１３）に挿入する工程と接続する工程とを、こ
の順序で行うことを特徴とする。
１０記載の半導体素子（１００／１１０）と、前記半導
体素子の電極の貫通穴（１０３／１１３）の位置に突起
電極（２０２）を有する配線基板（２００）とを位置合
わせする工程と、前記突起電極（２０２）を貫通穴（１
０３／１１３）に挿入する工程と接続する工程とを、こ
の順序で行うことを特徴とする。
【００３４】本発明による半導体装置の製造方法によれ
ば、基板側の突起電極と、半導体素子側の電極とが容易
に電気的接続の取れる構造を得ることができる。また、
基板側の突起電極に対して、貫通穴部に突起電極の形状
変形の逃げを有した構造をとることができる。また、貫
通穴を通して、実装性を評価することができる。
ば、基板側の突起電極と、半導体素子側の電極とが容易
に電気的接続の取れる構造を得ることができる。また、
基板側の突起電極に対して、貫通穴部に突起電極の形状
変形の逃げを有した構造をとることができる。また、貫
通穴を通して、実装性を評価することができる。
【００３５】本発明の半導体装置の製造方法は、請求項
１４記載の製造方法において、前記挿入時に超音波を付
加させることを特徴とする。
１４記載の製造方法において、前記挿入時に超音波を付
加させることを特徴とする。
【００３６】本発明による半導体装置の製造方法によれ
ば、半導体素子の電極部の酸化膜を排除でき、また、接
続による界面での合金層を成長させることができ安定し
た接続を得ることができる。
ば、半導体素子の電極部の酸化膜を排除でき、また、接
続による界面での合金層を成長させることができ安定し
た接続を得ることができる。
【００３７】本発明の半導体装置は、請求項１４記載の
製造方法を実施することにより形成されることを特徴と
する。
製造方法を実施することにより形成されることを特徴と
する。
【００３８】本発明による半導体装置によれば、実装性
検査性が容易な構造を提供できる。
検査性が容易な構造を提供できる。
【００３９】本発明の実装モジュールは、請求項１６記
載の半導体装置の貫通穴部（２０３）に電極処理を施
し、突起電極（２１２）を形成し、請求項１３記載の半
導体素子を積層して構成されることを特徴とする。
載の半導体装置の貫通穴部（２０３）に電極処理を施
し、突起電極（２１２）を形成し、請求項１３記載の半
導体素子を積層して構成されることを特徴とする。
【００４０】本発明による実装モジュールによれば、３
次元実装をすることが可能となり、実装密度を高められ
る。
次元実装をすることが可能となり、実装密度を高められ
る。
【００４１】本発明の実装モジュールは、請求項１７記
載の実装モジュールの電極処理を、貫通穴部にワイヤー
ボンディングをすることにより形成することを特徴とす
る。
載の実装モジュールの電極処理を、貫通穴部にワイヤー
ボンディングをすることにより形成することを特徴とす
る。
【００４２】本発明による実装モジュールによれば、容
易に積層構造における上下導通電極を形成でき、３次元
実装構造を提供できる。
易に積層構造における上下導通電極を形成でき、３次元
実装構造を提供できる。
【００４３】
【発明の実施の形態】以下各図を参照して、本発明にか
かわる半導体モジュール製造方法を詳細に述べる。
かわる半導体モジュール製造方法を詳細に述べる。
【００４４】図１は、本発明の一実施例による概略図で
ある。図にそって製造方法について、説明する。まず、
ベアチップ１００の能動面にマスクテープとして、ラミ
ネート処理を実施する。ラミネートテープ１０２は、ド
ライフイルム形態のレジスト剤を使用して、パッド部１
０１を保護する。能動面にドライフイルムをラミネータ
により貼付け、ベーキングし、レジストを作成した。次
に、ベアチップのパッド部にレーザーによる穴あけを実
施する。レーザーは、YAGの高調波を用いることで、パ
ッド面積50μｍ□以内での穴あけが可能となり、２0〜
３0μｍの貫通穴１０３を形成する。通常、パッドサイ
ズは、１00μｍ角程度であり、パッドの中央部のみを加
工した、他の能動面に欠陥を生じさせない穴あけが可能
となる。次に、穴部１０４に絶縁処理を実施し、絶縁処
理層１０５を作成する。絶縁処理は粘度の低い絶縁樹脂
を用いて、毛細管現象により、穴部に樹脂を注入する。
注入後、ベーキングし、樹脂を硬化させる。粘度を低粘
度化することにより、貫通穴内壁面のみに絶縁処理をす
ることが可能である。ここで、ホットメルト系に代表さ
れる熱可塑系の樹脂を使用することにより、加熱により
樹脂の粘度が下がり、容易に注入することが可能とな
る。次に、ラミネート剤をはがし、パッド部のみ導電部
を露出させる。ウエットのエッチングにより、ドライフ
イルムからなるレジスト剤を剥離することができる。ま
た、O２プラズマなどのドライのエッチングを能動面に
対して行うことにより、パッドの電極を露出させること
ができる。このことにより、パッド部のみ導電化し、ほ
かの穴あけ部分を含めた部分は、絶縁化されたベアチッ
プを作成することができる。
ある。図にそって製造方法について、説明する。まず、
ベアチップ１００の能動面にマスクテープとして、ラミ
ネート処理を実施する。ラミネートテープ１０２は、ド
ライフイルム形態のレジスト剤を使用して、パッド部１
０１を保護する。能動面にドライフイルムをラミネータ
により貼付け、ベーキングし、レジストを作成した。次
に、ベアチップのパッド部にレーザーによる穴あけを実
施する。レーザーは、YAGの高調波を用いることで、パ
ッド面積50μｍ□以内での穴あけが可能となり、２0〜
３0μｍの貫通穴１０３を形成する。通常、パッドサイ
ズは、１00μｍ角程度であり、パッドの中央部のみを加
工した、他の能動面に欠陥を生じさせない穴あけが可能
となる。次に、穴部１０４に絶縁処理を実施し、絶縁処
理層１０５を作成する。絶縁処理は粘度の低い絶縁樹脂
を用いて、毛細管現象により、穴部に樹脂を注入する。
注入後、ベーキングし、樹脂を硬化させる。粘度を低粘
度化することにより、貫通穴内壁面のみに絶縁処理をす
ることが可能である。ここで、ホットメルト系に代表さ
れる熱可塑系の樹脂を使用することにより、加熱により
樹脂の粘度が下がり、容易に注入することが可能とな
る。次に、ラミネート剤をはがし、パッド部のみ導電部
を露出させる。ウエットのエッチングにより、ドライフ
イルムからなるレジスト剤を剥離することができる。ま
た、O２プラズマなどのドライのエッチングを能動面に
対して行うことにより、パッドの電極を露出させること
ができる。このことにより、パッド部のみ導電化し、ほ
かの穴あけ部分を含めた部分は、絶縁化されたベアチッ
プを作成することができる。
【００４５】一方、図２に基板側の処理および半導体装
置の実装方法について説明する。基板２００側の電極２
０１に凸型の電極として、スタッドバンプ２０２を作成
する。基板側にはあらかじめAuメッキ処理を施し、バン
プ付けを行う。バンプは、ワイヤーボンディングの技術
で、φ２5μｍ程度のAu線を用いて、ワイヤーボンディ
ングの１次側の接続を行い、引き千切り方式により、突
起電極を作成する。スタッドバンプにより、50μｍ高さ
程度の円錐状の突起電極を形成させることができる。そ
の後、前述の、バンプ部に貫通穴１０３を作成したベア
チップ１００をフリップチップ実装する。接続では、基
板の配線パターンと、チップの能動面パターンを個別に
画像認識して、位置合わせを行う。その後、圧入によ
り、チップの貫通穴部１０３に基板側のバンプ２０２を
挿入する。スタッドバンプは、Au材で作られており、Au
の延性により形状の変化が大きく取れ、十分な接続面積
を得ることができる。また、接合では、圧入により行わ
れるので、特別に加熱する必要はない。
置の実装方法について説明する。基板２００側の電極２
０１に凸型の電極として、スタッドバンプ２０２を作成
する。基板側にはあらかじめAuメッキ処理を施し、バン
プ付けを行う。バンプは、ワイヤーボンディングの技術
で、φ２5μｍ程度のAu線を用いて、ワイヤーボンディ
ングの１次側の接続を行い、引き千切り方式により、突
起電極を作成する。スタッドバンプにより、50μｍ高さ
程度の円錐状の突起電極を形成させることができる。そ
の後、前述の、バンプ部に貫通穴１０３を作成したベア
チップ１００をフリップチップ実装する。接続では、基
板の配線パターンと、チップの能動面パターンを個別に
画像認識して、位置合わせを行う。その後、圧入によ
り、チップの貫通穴部１０３に基板側のバンプ２０２を
挿入する。スタッドバンプは、Au材で作られており、Au
の延性により形状の変化が大きく取れ、十分な接続面積
を得ることができる。また、接合では、圧入により行わ
れるので、特別に加熱する必要はない。
【００４６】バンプ付けは、スタッドバンプの例で説明
したが、メッキバンプであっても接続は可能であり、Au
の延性を利用して接続を確保できる。
したが、メッキバンプであっても接続は可能であり、Au
の延性を利用して接続を確保できる。
【００４７】また、接合に関しては、圧入時に超音波を
与えることによりより確実な接合を得ることができる。
ベアチップのパッドは通常Alで形成されるが、Ａｌは酸
化されやすく強固な酸化膜を形成させやすい。そのた
め、接合時に超音波を与え、Alの酸化膜を除去し接合さ
せれば安定した接合が得られる。なお、パッドを酸化し
にくい金属でメタライズしておけば問題ない。
与えることによりより確実な接合を得ることができる。
ベアチップのパッドは通常Alで形成されるが、Ａｌは酸
化されやすく強固な酸化膜を形成させやすい。そのた
め、接合時に超音波を与え、Alの酸化膜を除去し接合さ
せれば安定した接合が得られる。なお、パッドを酸化し
にくい金属でメタライズしておけば問題ない。
【００４８】また、接合時に加熱することにより、スタ
ッドバンプとバンプの金属との安定した金属間化合物が
形成されより安定した接合が可能となる。接合後のベー
キングにより金属間化合物を安定化させることもでき
る。通常の接続では、合意近接族の場合、合金組成の安
定化、また接着剤による接続の場合、気泡の防止、樹脂
硬化率の安定化などのために、接続条件はシビアに管理
される。それに対して、本発明によれば、基本的には、
突起電極を穴部に挿入すれば、電気的接続が得られるこ
とになり、非常に接続管理ポイントを少なくすることが
できる。
ッドバンプとバンプの金属との安定した金属間化合物が
形成されより安定した接合が可能となる。接合後のベー
キングにより金属間化合物を安定化させることもでき
る。通常の接続では、合意近接族の場合、合金組成の安
定化、また接着剤による接続の場合、気泡の防止、樹脂
硬化率の安定化などのために、接続条件はシビアに管理
される。それに対して、本発明によれば、基本的には、
突起電極を穴部に挿入すれば、電気的接続が得られるこ
とになり、非常に接続管理ポイントを少なくすることが
できる。
【００４９】この方式によれば、微細ピッチ接続の場
合、隣り合うバンプのショートが問題となるが、チップ
に貫通穴があることで、スタッドバンプのバンプ材の挿
入に対して余剰のバンプの逃げる部分が形成されて、隣
り合うバンプの変形によるショートの発生確率を下げる
ことができる。また、基板を有機基板にした場合、基板
の凹凸によりフリップチップ実装面内で１０数μｍの段
差が発生し、それに対して、オープン、ショートの発生
なく接続が取られなければならない。そのため、接合部
のバンプはかなり変形し、特に基板の凸部である範囲で
はチップと基板とのギャップが狭くなり、変形度合いが
大きい。この要求に対して、本方式ではスタッドバンプ
の変形の逃げ先により対応ができる。
合、隣り合うバンプのショートが問題となるが、チップ
に貫通穴があることで、スタッドバンプのバンプ材の挿
入に対して余剰のバンプの逃げる部分が形成されて、隣
り合うバンプの変形によるショートの発生確率を下げる
ことができる。また、基板を有機基板にした場合、基板
の凹凸によりフリップチップ実装面内で１０数μｍの段
差が発生し、それに対して、オープン、ショートの発生
なく接続が取られなければならない。そのため、接合部
のバンプはかなり変形し、特に基板の凸部である範囲で
はチップと基板とのギャップが狭くなり、変形度合いが
大きい。この要求に対して、本方式ではスタッドバンプ
の変形の逃げ先により対応ができる。
【００５０】また図３に示すように、接続時にアンダー
フィル材２１１を塗布し、フリップチップ実装を行い、
アンダーフィルを形成させることができる。アンダーフ
ィル材は、フリップチップ実装後の乾燥工程により、加
熱硬化することができ、ボンディング工程そのものは、
短時間での処理が可能となる。
フィル材２１１を塗布し、フリップチップ実装を行い、
アンダーフィルを形成させることができる。アンダーフ
ィル材は、フリップチップ実装後の乾燥工程により、加
熱硬化することができ、ボンディング工程そのものは、
短時間での処理が可能となる。
【００５１】また、接続部は、本方式によれば、Ａｕ材
料であり、延性があることから、ワイヤーボンディング
と同等に、熱膨張差による発生応力に対して、十分に応
力緩和ができることになる。
料であり、延性があることから、ワイヤーボンディング
と同等に、熱膨張差による発生応力に対して、十分に応
力緩和ができることになる。
【００５２】また接続後に、貫通穴へのバンプ挿入量を
管理することで、接続品質を管理することができる。ま
た、電極接続部は、露出されており、チップの貫通穴を
通して、搭載ずれをチェックすることが可能であるし、
チップの貫通穴にピンを挿入することで、電気的接続検
査を実施することも可能である。
管理することで、接続品質を管理することができる。ま
た、電極接続部は、露出されており、チップの貫通穴を
通して、搭載ずれをチェックすることが可能であるし、
チップの貫通穴にピンを挿入することで、電気的接続検
査を実施することも可能である。
【００５３】また、貫通穴があることにより、接続前の
位置合わせにおいて、同一方向のカメラから貫通穴を通
して、貫通穴位置と基板の電極位置の認識が可能とな
る。
位置合わせにおいて、同一方向のカメラから貫通穴を通
して、貫通穴位置と基板の電極位置の認識が可能とな
る。
【００５４】図４は、本発明の別の実施例である。ま
ず、ベアチップ１１０のパッド１１１に対して、表面処
理を行う。表面処理は、無電解メッキプロセスを用い
て、パッドにメタライズ１１６を実施する。まず、Aｌ
パッドに対して、ジンケート処理を行い、次に、無電解
処理として、Niメッキ、Auメッキを行う。Alパッドに対
して、酸化防止膜を形成すれば良く、無電解Auメッキは
１μｍ以下の薄い層で十分である。無電解メッキによれ
ば、電極部に対して特にマスクを作成せずにメタライズ
が可能となり、低コストで処理が可能となる。次に、レ
ーザーにより、パッド部の穴あけを実施する。先述の例
と同様に、YAGの高調波により、数十μｍの貫通穴１１
３を形成することが可能である。その後、穴部の絶縁処
理として、酸化膜を作成する。酸化膜１１５は、加熱酸
素雰囲気中による拡散で作成する。このことにより、チ
ップ電極部のみ導電化され、その他のエリアは、酸化膜
形成により絶縁されたチップが形成できる。このチップ
を用いることで、先に説明したように配線基板に対して
チップを実装することができる。
ず、ベアチップ１１０のパッド１１１に対して、表面処
理を行う。表面処理は、無電解メッキプロセスを用い
て、パッドにメタライズ１１６を実施する。まず、Aｌ
パッドに対して、ジンケート処理を行い、次に、無電解
処理として、Niメッキ、Auメッキを行う。Alパッドに対
して、酸化防止膜を形成すれば良く、無電解Auメッキは
１μｍ以下の薄い層で十分である。無電解メッキによれ
ば、電極部に対して特にマスクを作成せずにメタライズ
が可能となり、低コストで処理が可能となる。次に、レ
ーザーにより、パッド部の穴あけを実施する。先述の例
と同様に、YAGの高調波により、数十μｍの貫通穴１１
３を形成することが可能である。その後、穴部の絶縁処
理として、酸化膜を作成する。酸化膜１１５は、加熱酸
素雰囲気中による拡散で作成する。このことにより、チ
ップ電極部のみ導電化され、その他のエリアは、酸化膜
形成により絶縁されたチップが形成できる。このチップ
を用いることで、先に説明したように配線基板に対して
チップを実装することができる。
【００５５】上記内容は、ベアチップ単体について説明
したが、ウエハに対して、上記プロセスを実施すること
ができる。ウエハレベルで処理することにより、生産性
が高く、一括に処理することができる。
したが、ウエハに対して、上記プロセスを実施すること
ができる。ウエハレベルで処理することにより、生産性
が高く、一括に処理することができる。
【００５６】また、説明では、レーザーによる貫通穴を
作成したが、基板側のバンプがチップ側の穴に圧入でき
ればよく、貫通穴である必要はない。
作成したが、基板側のバンプがチップ側の穴に圧入でき
ればよく、貫通穴である必要はない。
【００５７】また、図５は、本方式を用いた積層実装モ
ジュールの例である。先述の説明のように、ベアチップ
１００／１１０を実装した後で、裏面を研磨し、チップ
厚みを５０μｍ以下にする。もちろん、最初のベアチッ
プの状態で５０μｍ以下にしておいてもよい。このこと
により、チップ裏面に対して、チップ裏面から、能動面
側の基板との接続端子部のＡｕ材までの深さである段差
を２０μｍ程度にすることができる。その後、チップ側
にスタッドバンプ２１２を作成する。バンプは、作成す
るバンプ径にもよるが、φ２5μｍのAu線を用い、スパ
ーク径60μｍ径で作成した。チップ上面の貫通穴電極部
に２０μｍ程度の段差があることになるが、その部分
に、ワイヤーボンディングを行う。貫通穴部が薄いこと
により、貫通穴部に金が圧入されて接続が可能となる。
この際、貫通穴を通して、下の金電極と、チップ上面に
形成したスタッドバンプとが、金−金の合金を形成し、
接続信頼性をうることができる。その後、前述と同様
に、このスタッドバンプによる突起電極を用いて、チッ
プに貫通穴処理を施したチップ３００を実装する。
ジュールの例である。先述の説明のように、ベアチップ
１００／１１０を実装した後で、裏面を研磨し、チップ
厚みを５０μｍ以下にする。もちろん、最初のベアチッ
プの状態で５０μｍ以下にしておいてもよい。このこと
により、チップ裏面に対して、チップ裏面から、能動面
側の基板との接続端子部のＡｕ材までの深さである段差
を２０μｍ程度にすることができる。その後、チップ側
にスタッドバンプ２１２を作成する。バンプは、作成す
るバンプ径にもよるが、φ２5μｍのAu線を用い、スパ
ーク径60μｍ径で作成した。チップ上面の貫通穴電極部
に２０μｍ程度の段差があることになるが、その部分
に、ワイヤーボンディングを行う。貫通穴部が薄いこと
により、貫通穴部に金が圧入されて接続が可能となる。
この際、貫通穴を通して、下の金電極と、チップ上面に
形成したスタッドバンプとが、金−金の合金を形成し、
接続信頼性をうることができる。その後、前述と同様
に、このスタッドバンプによる突起電極を用いて、チッ
プに貫通穴処理を施したチップ３００を実装する。
【００５８】チップの積層は、メモリーのように同一端
子を接続できる形態のものについて実施例があるが、本
方式によれば、下側のチップに特に、電極を設ける必要
はなく、下側のチップに回路形成をしない領域を作り、
そこに貫通穴を空け、基板とは２段目のチップの電極と
配線するようにすれば、チップサイズによらず、また、
１段目と２段目で同一の共通電極を作らずに、段積みし
ての回路形成が可能となる。つまり、下段側のチップ設
計を工夫することにより、パッドレイアウトが異なっ
た、また、チップサイズが異なった、ベアチップの積層
が容易に可能となる。
子を接続できる形態のものについて実施例があるが、本
方式によれば、下側のチップに特に、電極を設ける必要
はなく、下側のチップに回路形成をしない領域を作り、
そこに貫通穴を空け、基板とは２段目のチップの電極と
配線するようにすれば、チップサイズによらず、また、
１段目と２段目で同一の共通電極を作らずに、段積みし
ての回路形成が可能となる。つまり、下段側のチップ設
計を工夫することにより、パッドレイアウトが異なっ
た、また、チップサイズが異なった、ベアチップの積層
が容易に可能となる。
【００５９】また、本例では、１段目と２段目の上下導
通をワイヤーボンディングによるスタッドバンプ作成で
説明したが、ピン等の導通材料の圧入により１段目のチ
ップに対して、接続部の突起電極部を突出させ、２段目
の挿入電極として使用することができる。
通をワイヤーボンディングによるスタッドバンプ作成で
説明したが、ピン等の導通材料の圧入により１段目のチ
ップに対して、接続部の突起電極部を突出させ、２段目
の挿入電極として使用することができる。
【００６０】以上の実装モジュールによれば、チップの
上下導通をチップ内に形成したビアにより行い、３次元
的に、究極の省スペースで、チップ回路を構成すること
が可能となる。
上下導通をチップ内に形成したビアにより行い、３次元
的に、究極の省スペースで、チップ回路を構成すること
が可能となる。
【００６１】
【発明の効果】本発明による半導体素子の製造方法によ
れば、電極導通部が露出され、かつ、絶縁処理された貫
通穴を得ることができるので、電極部に凹形状のあるベ
アチップを提供することができる。
れば、電極導通部が露出され、かつ、絶縁処理された貫
通穴を得ることができるので、電極部に凹形状のあるベ
アチップを提供することができる。
【００６２】また、本発明による半導体素子の製造方法
によれば、通常の安価なドライフイルムのようなレジス
ト材料を用いてラミネートすることができる。
によれば、通常の安価なドライフイルムのようなレジス
ト材料を用いてラミネートすることができる。
【００６３】また、本発明による半導体素子の製造方法
によれば、通常のスピンコートの技術を利用して製造す
ることができる。
によれば、通常のスピンコートの技術を利用して製造す
ることができる。
【００６４】また、本発明による半導体素子の製造方法
によれば、能動面の電極部にのみレジスト処理を行うこ
とが可能となる。
によれば、能動面の電極部にのみレジスト処理を行うこ
とが可能となる。
【００６５】また、本発明による半導体素子の製造方法
によれば、貫通穴部に絶縁層を容易に形成することがで
きる。
によれば、貫通穴部に絶縁層を容易に形成することがで
きる。
【００６６】また、本発明による半導体素子の製造方法
によれば、穴部の凹凸形状に対して安定して、膜付けを
行うことが可能となる。
によれば、穴部の凹凸形状に対して安定して、膜付けを
行うことが可能となる。
【００６７】また、本発明による半導体素子の製造方法
によれば、加熱のみの工程で酸化膜付けが可能となり、
安定的にかつ、穴部に対して、膜付けできる。
によれば、加熱のみの工程で酸化膜付けが可能となり、
安定的にかつ、穴部に対して、膜付けできる。
【００６８】また、本発明による半導体素子の製造方法
によれば、処理をウエハ状態で行うので、一括に処理す
ることができ、高生産性が可能となる。
によれば、処理をウエハ状態で行うので、一括に処理す
ることができ、高生産性が可能となる。
【００６９】また、本発明による半導体素子の製造方法
によれば、高アスペクトの微細径の貫通穴を容易に加工
することができる。
によれば、高アスペクトの微細径の貫通穴を容易に加工
することができる。
【００７０】また、本発明による半導体素子によれば、
半導体素子の電極部に穴がある構造となり、実装基板の
突起部を半導体素子の穴に挿入すれば接続は実現し、実
装基板に対しての実装性が向上する。
半導体素子の電極部に穴がある構造となり、実装基板の
突起部を半導体素子の穴に挿入すれば接続は実現し、実
装基板に対しての実装性が向上する。
【００７１】本発明の半導体素子は、請求項１０の半導
体素子において、前記半導体素子の電極部を酸化防止機
能を有する金属膜形成処理を実施していることを特徴と
する。
体素子において、前記半導体素子の電極部を酸化防止機
能を有する金属膜形成処理を実施していることを特徴と
する。
【００７２】本発明による半導体素子によれば、その後
の酸化膜付け工程に対して、反応することのない導電化
層を維持できる。
の酸化膜付け工程に対して、反応することのない導電化
層を維持できる。
【００７３】本発明による半導体装置の製造方法によれ
ば、基板側の突起電極と、半導体素子側の電極とが容易
に電気的接続の取れる構造を得ることができる。また、
基板側の突起電極に対して、貫通穴部に突起電極の形状
変形の逃げを有した構造をとることができる。また、貫
通穴を通して、実装性を評価することができる。
ば、基板側の突起電極と、半導体素子側の電極とが容易
に電気的接続の取れる構造を得ることができる。また、
基板側の突起電極に対して、貫通穴部に突起電極の形状
変形の逃げを有した構造をとることができる。また、貫
通穴を通して、実装性を評価することができる。
【００７４】本発明による半導体装置の製造方法によれ
ば、半導体素子の電極部の酸化膜を排除でき、また、接
続による界面での合金層を成長させることができ安定し
た接続を得ることができる。
ば、半導体素子の電極部の酸化膜を排除でき、また、接
続による界面での合金層を成長させることができ安定し
た接続を得ることができる。
【００７５】本発明による半導体装置によれば、実装性
検査性が容易な構造を提供できる。
検査性が容易な構造を提供できる。
【００７６】本発明による実装モジュールによれば、３
次元実装をすることが可能となり、実装密度を高められ
る。
次元実装をすることが可能となり、実装密度を高められ
る。
【００７７】本発明による実装モジュールによれば、容
易に積層構造における上下導通電極を形成でき、３次元
実装構造を提供できる。
易に積層構造における上下導通電極を形成でき、３次元
実装構造を提供できる。
【図１】本発明の一実施例説明する概略図である。
【図２】本発明の一実施例説明する概略図である。
【図３】本発明の一実施例説明する概略図である。
【図４】本発明の一実施例説明する概略図である。
【図５】
１００ 半導体素子 １０１ 半導体素子の電極 １０２ 絶縁化層 １０３ 貫通穴 １０４ 貫通穴の壁面 １０５ 絶縁処理層 １１０ 半導体素子 １１１ 半導体素子の電極 １１３ 貫通穴 １１４ 貫通穴の壁面 １１５ 電極のメタライズ面 ２００ 基板 ２０１ 基板の電極 ２０２ 突起電極 ２０３ 半導体装置の穴部 ２１２ 突起電極 ３００ 半導体素子
Claims (18)
- 【請求項１】 半導体素子（１００）の電極部（１０
１）面に絶縁化層（１０２）を配置する第１の工程と、
前記絶縁化層（１０２）と前記電極部（１０１）と半導
体素子（１００）とを貫通する貫通穴（１０３）を形成
する第２の工程と、前記貫通穴（１０３）の内壁部（１
０４）を含む範囲に絶縁処理を施す絶縁処理層（１０
５）を形成する第３の工程と、前記電極部の絶縁層（１
０２）を除去する第4の工程とを、この順序で行うこと
を特徴とする半導体素子の製造方法。 - 【請求項２】 半導体素子（１１０）の電極部（１１
１）面に金めっき処理を行い金属層（１１６）を形成す
る第１の工程と、前記電極部（１１１）と半導体素子
（１１０）とを貫通する貫通穴（１１３）を形成する第
２の工程と、前記貫通穴の内壁部（１１４）を含む範囲
に絶縁化処理を施し絶縁処理層（１１５）を形成する第
３の工程とを、この順序で行うことを特徴とする半導体
素子の製造方法。 - 【請求項３】 請求項１記載の半導体素子の製造方法に
おいて、前記絶縁化層（１０２）は、樹脂材料により形
成されることを特徴とする半導体素子の製造方法。 - 【請求項４】 請求項１記載の前記絶縁化層（１０２）
は熱可塑系樹脂を加熱溶融することにより形成すること
を特徴とする半導体素子の製造方法。 - 【請求項５】 請求項３記載の前記絶縁化層（１０２）
は、感光性樹脂により形成されることを特徴とする半導
体素子の製造方法。 - 【請求項６】 請求項１ないし請求項５記載のいずれか
の半導体素子の製造方法において、前記絶縁処理層（１
０５）は熱硬化樹脂により形成されることを特徴とする
半導体素子の製造方法。 - 【請求項７】 請求項１ないし請求項２記載のいずれか
の半導体素子の製造方法において、前記絶縁処理層（１
０５／１１５）は、酸化物のスパッタにより形成するこ
とを特徴とする半導体素子の製造方法。 - 【請求項８】 請求項２記載の半導体素子の製造方法に
おいて、絶縁化処理を半導体素子の酸化により形成させ
ることを特徴とする半導体素子の製造方法。 - 【請求項９】 請求項１記載の半導体素子の製造方法に
おいて、第一の工程から第4の工程までを、ウエハ状態
で行い、最終工程にてダイシングし、半導体素子とする
ことを特徴とする半導体素子の製造方法。 - 【請求項１０】 請求項２記載の半導体素子の製造方法
において、第一の工程から第３の工程までを、ウエハ状
態で行い、最終工程にてダイシングして、半導体素子と
することを特徴とする半導体素子の製造方法。 - 【請求項１１】 請求項１ないし請求項２記載のいずれ
かの貫通穴形成工程をレーザー加工により形成すること
を特徴とする半導体素子の製造方法。 - 【請求項１２】 請求項１ないし請求項２記載のいずれ
かの半導体素子の製造方法を実施することにより形成さ
れることを特徴とする半導体素子。 - 【請求項１３】 請求項１２の半導体素子において、前
記半導体素子の電極部を酸化防止機能を有する金属膜形
成処理を実施していることを特徴とする半導体素子。 - 【請求項１４】 請求項１２記載の半導体素子（１００
／１１０）と、前記半導体素子の電極の貫通穴（１０３
／１１３）の位置に突起電極（２０２）を有する配線基
板（２００）とを位置合わせする工程と、前記突起電極
（２０２）を貫通穴（１０３／１１３）に挿入する工程
と接続する工程とを、この順序で行うことを特徴とする
半導体装置の製造方法。 - 【請求項１５】 請求項１４記載の製造方法において、
前記挿入時に超音波を付加させることを特徴とする半導
体装置の製造方法。 - 【請求項１６】 請求項１４記載の製造方法を実施する
ことにより形成されることを特徴とする半導体装置。 - 【請求項１７】 請求項１６記載の半導体装置の貫通穴
部（２０３）に電極処理を施し、突起電極（２１２）を
形成し、請求項１３記載の半導体素子を積層して構成さ
れることを特徴とする実装モジュール。 - 【請求項１８】 請求項１７記載の実装モジュールの電
極処理を、貫通穴部にワイヤーボンディングをすること
により形成することを特徴とする実装モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9409399A JP3731378B2 (ja) | 1999-03-31 | 1999-03-31 | 半導体素子の製造方法、および半導体素子、ならびに実装モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9409399A JP3731378B2 (ja) | 1999-03-31 | 1999-03-31 | 半導体素子の製造方法、および半導体素子、ならびに実装モジュール |
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