JPH0786340A - 半導体素子の接続方法 - Google Patents

半導体素子の接続方法

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JPH0786340A
JPH0786340A JP5184425A JP18442593A JPH0786340A JP H0786340 A JPH0786340 A JP H0786340A JP 5184425 A JP5184425 A JP 5184425A JP 18442593 A JP18442593 A JP 18442593A JP H0786340 A JPH0786340 A JP H0786340A
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semiconductor element
pad
wiring
wiring board
electrode
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Hideya Suganami
秀哉 菅浪
Takuya Konno
卓哉 今野
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Nippon Chemi Con Corp
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Nippon Chemi Con Corp
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Abstract

(57)【要約】 【目的】 半導体素子の電極に接続する配線のピッチを
狭め、かつ半導体素子実装部分を薄型化する。 【構成】 配線パターンのセカンドパッド（３）を具備
する配線基板（１）に、ファーストパッド（４）を有す
るベアＩＣチップ（２）を装着し、ファーストパッド
（４）とセカンドパッド（３）とを接続する半導体素子
の接続方法であって、ファーストパッド（４）とセカン
ドパッド（３）がほぼ同一平面に配置されるように配線
基板（１）にベアＩＣチップ（２）を埋め込み、この配
線基板（１）に導電体層（５）を選択的に形成してファ
ーストパッド（４）とセカンドパッド（３）とを接続す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子の接続方法
に関し、特にＩＣカードやメモリーカードのようにＬＳ
Ｉ等の半導体素子を搭載した薄型の電子装置において、
配線基板に半導体素子を埋め込み、ほぼ同一平面上に配
置された半導体素子の電極と配線パターンとの間に無電
解メッキにより導電体層を形成して電気的接続を行うこ
とによって、半導体素子実装部の配線ピッチを狭くしか
つ実装部分を薄型化する技術に関する。
【０００２】
【従来の技術】近年、ＩＣチップ等の半導体素子が大型
化、多端子化し、その半導体素子を搭載した電子機器が
小型化、薄型化するにつれて、半導体素子を電子装置の
回路基板に、素子の信頼性を損なうことなく効率よく実
装する技術が強く要求されるようになってきた。
【０００３】そのような半導体素子を実装する技術とし
て、半導体素子を個別のパッケージに封入せずに、配線
パターンを形成した配線基板に直接接着し、半導体素子
の電極と配線パターンとを配線接続して実装する方法が
ある。この方法によれば、半導体素子を個別封止して、
その外部接続端子を配線基板の配線パターンに半田付す
ることにより実装する場合と比べて、素子実装部分の厚
さを低減できかつ実装面積を縮小して高密度実装を行う
ことが可能となり、また封止部材のコストを削減できる
等の利点がある。
【０００４】従来、このように半導体素子を配線基板に
直接実装する場合において、半導体素子の電極と配線パ
ターンとを接続する具体的な方法としては、図６に示す
ような、ワイヤボンディングによるものが一般的であっ
た。これは、配線基板８の配線パターンが形成されてい
る面にベアＩＣチップ２を接着し、このベアＩＣチップ
２のファーストパッド１０と配線パターンに形成された
セカンドパッド９とにＡｕ等の金属細線１１の両端を熱
圧着等により接続を行うものである。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の接続方法では、半導体素子の電極と配線パタ
ーンをワイヤボンディングする際に、ボンディング位置
精度により生じる接続不良や、ボンディングワイヤのた
わみ等によるボンディングワイヤ同士が接触する不要接
触が発生するために、配線ピッチをあまり小さくするこ
とができず、２５０μｍ程度が実用的となっていた。従
って、ＩＣチップの高集積化に伴う多端子化および電極
の狭ピッチ化に対応するためには、さらに狭ピッチで接
続できる方法が求められていた。
【０００６】また、配線パターンが形成された配線基板
の表面に半導体素子を搭載してワイヤボンディング接続
する場合、ボンディングワイヤの一端を半導体素子の電
極に圧着してから一旦持ち上げ、半導体素子の角部に接
触しないようにある程度離れて形成されたセカンドパッ
ドに他端を圧着するため、半導体素子の上方にワイヤを
持ち上げるためのスペースが必要になる。このため、半
導体素子実装部分の厚さとしては、最低限、配線基板の
厚さ、半導体素子自体の厚さ、さらにこのワイヤを一旦
持ち上げるための厚さが必要となる。従って、配線基板
に半導体素子を搭載してワイヤボンディング接続する方
法では、導体素子の実装部分を薄型化するには限界があ
った。
【０００７】従って、本発明の目的は、半導体素子の電
極と配線パターンを接続するための配線ピッチを狭くす
ることである。また、本発明の他の目的は、半導体素子
を配線基板へ実装した部分の厚さを薄型化することであ
る。
【０００８】
【課題を解決するための手段】上記問題点の解決のた
め、本発明によれば、素子表面に電極を有する半導体素
子を配線基板に装着し、該半導体素子の電極と該電極に
対応する前記配線基板の配線パターンとを接続する半導
体素子の接続方法において、前記半導体素子の電極と該
電極に対応する配線パターンとがほぼ同一平面に配置さ
れるように、該半導体素子を前記配線基板に埋め込み、
該配線基板表面に導電体層を無電解メッキにより選択的
に形成して、前記半導体素子の電極と該電極に対応する
配線パターンとを接続するものである。
【０００９】また、前記配線基板に選択的に形成される
前記導電体層は、前記配線基板に前記半導体素子の電極
と該電極に対応する配線パターンとを接続する配線を形
成する部分に窓部を設けたメッキレジストを形成した
後、無電解メッキを施して形成すると好都合である。
【００１０】
【作用】このように、本発明によれば、配線基板に半導
体素子を埋め込んで半導体素子の電極と配線パターンと
をほぼ同一平面に位置するようにし、その半導体素子の
電極とその電極に対応する配線パターンとの間に無電解
メッキにより選択的に導電体層を形成することにより、
半導体素子の電極を配線パターンとを接続して実装する
ことができる。従って、従来のようにボンディングワイ
ヤを使用して接続する場合のような、ボンディングワイ
ヤの不要接触や接続不良の発生が防止でき、半導体素子
の電極に接続する配線の接続ピッチを大幅に狭くするこ
とができる。
【００１１】また、半導体素子を配線基板に埋め込むこ
とにより配線基板の素子実装面が平坦化し、また配線基
板の表面に薄く形成された導電体層で半導体素子の電極
と配線パターンとの接続を行っているため、半導体素子
の実装部分が半導体素子の厚さや接続配線のスペースの
ために厚くなることがなく、素子実装部分を大幅に薄型
化することができる。
【００１２】また、平坦化した配線基板の半導体素子実
装部分にメッキレジストを塗布し、半導体素子の電極と
配線パターンとを接続するための配線部分に窓部を設け
て形成したマスクを介して無電解メッキを施し、この窓
部に選択的に導電体層を形成することができる。したが
って、同時に半導体素子の多数の電極と配線パターンを
接続することが可能となり、半導体素子の配線接続工程
を大幅に簡略化することができ、素子の実装効率を大幅
に高めることができる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は本発明の一実施例に係わる半導体素子
の接続方法により接続が完了した半導体素子の実装部分
であり、アルミナやガラスエポキシからなる絶縁体基板
に配線パターンが形成された配線基板１にベアＩＣチッ
プ２が埋め込まれている。この配線基板１のベアＩＣチ
ップ２の周囲にはセカンパッド３が形成されており、ベ
アＩＣチップ２には配線基板１の配線パターンと接続す
るためのファーストパッド４が形成されている。ベアＩ
Ｃチップ２はこのファーストパッド４とセカンドパッド
３の位置が、同一平面上になるような深さに埋め込まれ
ている。配線基板１表面のセカンドパッド３とファース
トパッド４との間には導電体層５が形成されおり、セカ
ンドパッド３とファーストパッド４とを電気的に接続し
ている。
【００１４】次に本発明の一実施例による半導体素子の
接続方法の各工程を、図２〜図５を参照して具体的に説
明する。図２はベアＩＣチップ２が配線基板１の凹部に
埋め込まれた状態を示す。この配線基板１の凹部はベア
ＩＣチップ２の厚さと面積に対応する形状で、ドリルに
よる掘り出しやエッチングまたは窓開けした絶縁基板の
積層等により形成されたものである。この凹部にベアＩ
Ｃチップ２が、ファーストパッド４とセカンドパッド３
とが同一平面になるような深さに装着され接着されてい
る。またこの時、ベアＩＣチップ２と配線基板１の境界
部分に隙間ができる場合は、その隙間に低粘度のレジン
をディスペンス法などにより注入して表面を研磨し、フ
ァーストパッド４とセカンドパッド３の間の部分を平坦
化する。
【００１５】図３は、メッキレジスト６を塗布したよう
すを示し、ファーストパッド４とセカンドパッド３を含
むベアＩＣチップ２および配線基板１の表面に光硬化型
樹脂からなるメッキレジスト６を形成する。
【００１６】次に、図４はメッキレジスト６のファース
トパッド４とセカンドパッド３とを接続する配線を形成
する領域に窓開けをした状態を示し、（ａ）は断面図、
（ｂ）は平面図であり、（ａ）は（ｂ）のＡ−Ａ′線に
沿った断面である。点線で示されているベアＩＣチップ
２が埋め込まれた配線基板１表面において、メッキレジ
スト６のファーストパッド４とセカンドパッド３とを接
続する配線を形成する部分を除く領域に紫外線を照射す
る。そして、紫外線を照射した部分のメッキレジスト６
を硬化させ、硬化していないファーストパッド４とセカ
ンドパッド３とを接続する配線を形成する部分のメッキ
レジスト６は除去して、メッキレジスト６に窓部７を形
成する。
【００１７】さらに、図５では図４で窓部７が形成され
たメッキレジスト６をマスクとして無電解メッキを施
し、ファーストパッド４とセカンドパッド３とを接続す
るための配線のための導電体層５を選択的に形成する。
この後メッキレジスト６を剥離して、図１に示したよう
な半導体素子の実装配線が完了する。
【００１８】以上のように、ベアＩＣチップ２を配線基
板１に埋め込み、ファーストパッド４とセカンドパッド
３とをほぼ同一平面上に配置させた配線基板１の表面に
メッキレジスト６を塗布し、このメッキレジスト６のフ
ァーストパッド４とセカンドパッド３とを接続する配線
を形成する部分を窓部７を形成し、これをマスクとして
無電解メッキを施すことにより、ファーストパッド４と
セカンドパッド３との接続を行う配線のための導電体層
５を選択的に形成することができる。
【００１９】従って、ボンディングワイヤ接続のような
不要接触や接続不良が生じることがなく、ファーストパ
ッド４とセカンドパッド３とを接続する配線の間隔を大
幅に狭くすることができる。例えば、ワイヤボンディン
グ接続の場合２５０μｍ程度が実用的であったものを、
１００μｍ程度以下にまで狭くすることができる。従っ
て、半導体素子から導出できる端子数を大幅に増やすこ
とができ、数百ピンクラスのＬＳＩにも対応することが
できる。また、ファーストパッド４とセカンドパッド３
とを接続する導電体層５はメッキにより形成されるの
で、同時に多数の電極を接続することが可能となる。
【００２０】また、ベアＩＣチップ２は配線基板１に埋
め込まれており、ファーストパッド４とセカンドパッド
３の接続は、配線基板１の表面の薄い導電体層５で行わ
れるのため、ベアＩＣチップ２自体の厚さやワイヤボン
ディングのような接続配線のための厚さが不要となり、
半導体素子の実装部分を極めて薄型化することができ
る。
【００２１】なお、本実施例では、セカンドパッドが形
成された絶縁体基板に凹部を形成し、その凹部に半導体
素子を埋め込んでファーストパッドとセカンドパッドと
が同一平面上に位置するようにしているが、まず平坦な
基板上に半導体素子を装着し、その後に半導体素子の厚
さと同じ高さになるように半導体素子の周囲に絶縁体層
を積層し、その上に配線パターンと接続するセカンドパ
ッドを形成することによって、ファーストパッドとセカ
ンドパッドとが同一平面になるようにしてもよい。
【００２２】
【発明の効果】以上のように、本発明によれば、配線基
板に実装した半導体素子の電極と配線パターンとの接続
を、配線基板に導電体層を無電解メッキにより選択的に
形成した配線により行っているので、ワイヤボンディン
グ接続のような不要接触や接続不良が発生することな
く、半導体素子の電極と配線パターンとを接続する配線
ピッチを大幅に狭くすることができる。従って、半導体
素子から導出する端子数を大幅に増やすことができる。
【００２３】また、半導体素子は配線基板に埋め込ま
れ、半導体素子の電極と配線パターンとの接続は配線基
板表面に薄く形成した導電体層で行うため、半導体素子
の実装部分が半導体素子の厚さやボンディングワイヤの
ために厚くなることがなく、素子実装部分を大幅に薄型
化することが可能となる。
【００２４】また、半導体素子の電極と配線パターンと
を接続するための配線を、配線基板に形成された窓部を
有するメッキレジストをマスクとして、無電解メッキに
より形成することができるので、同時に多数の電極を接
続することができ、半導体素子の配線接続工程を大幅に
簡略化でき、半導体素子の実装効率を大幅に高めること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体素子の接続方法
により接続が行われたベアＩＣチップ付近のようすを示
す断面図である。
【図２】本発明の一実施例に係る半導体素子の接続方法
における一工程を示す部分断面図である。
【図３】本発明の一実施例に係る半導体素子の接続方法
における一工程を示す部分断面図である。
【図４】本発明の一実施例に係る半導体素子の接続方法
における一工程の一部分を示し、（ａ）は断面図、
（ｂ）は平面図であり、（ａ）は（ｂ）のＡ−Ａ′線に
沿った断面を示している。
【図５】本発明の一実施例に係る半導体素子の接続方法
における一工程を示す部分断面図である。
【図６】従来の半導体素子の接続方法を示す部分断面図
である。
【符号の説明】
１ 配線基板 ２ ベアＩＣチップ ３、９ セカンドパッド ４、１０ ファーストパッド ５ 導電体層 ６ メッキレジスト ７ 窓部 ８ 配線基板 １１ ボンディングワイヤ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 素子表面に電極を有する半導体素子を配
    線基板に装着し、該半導体素子の電極と該電極に対応す
    る前記配線基板の配線パターンとを接続する半導体素子
    の接続方法であって、 前記半導体素子の電極と該電極に対応する配線パターン
    とがほぼ同一平面に配置されるように、該半導体素子を
    前記配線基板に埋め込み、該配線基板表面に導電体層を
    無電解メッキにより選択的に形成して、前記半導体素子
    の電極と該電極に対応する配線パターンとを接続するこ
    とを特徴とする半導体素子の接続方法。
  2. 【請求項２】 選択的に形成される前記導電体層は、前
    記配線基板に前記半導体素子の電極と該電極に対応する
    配線パターンとを接続する配線を形成する部分に窓部を
    設けたメッキレジストを形成した後、無電解メッキを施
    して形成されることを特徴とする請求項１に記載の半導
    体素子の接続方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7326639B2 (en) 2004-04-22 2008-02-05 Seiko Epson Corporation Method for manufacturing a semiconductor substrate and method for manufacturing an electro-optical device with electroless plating
WO2010087336A1 (ja) * 2009-01-27 2010-08-05 パナソニック電工株式会社 半導体チップの実装方法、該方法を用いて得られた半導体装置及び半導体チップの接続方法、並びに、表面に配線が設けられた立体構造物及びその製法
JP2010258300A (ja) * 2009-04-27 2010-11-11 Murata Mfg Co Ltd 電子部品の配線構造および電子部品の製造方法
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7326639B2 (en) 2004-04-22 2008-02-05 Seiko Epson Corporation Method for manufacturing a semiconductor substrate and method for manufacturing an electro-optical device with electroless plating
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
KR101284376B1 (ko) * 2009-01-27 2013-07-09 파나소닉 주식회사 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법
CN102282661A (zh) * 2009-01-27 2011-12-14 松下电工株式会社 半导体芯片的安装方法、使用该方法获得的半导体装置以及半导体芯片的连接方法与表面设有布线的立体结构物及其制法
JPWO2010087336A1 (ja) * 2009-01-27 2012-08-02 パナソニック株式会社 半導体チップの実装方法、該方法を用いて得られた半導体装置及び半導体チップの接続方法、並びに、表面に配線が設けられた立体構造物及びその製法
US8482137B2 (en) 2009-01-27 2013-07-09 Panasonic Corporation Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same
KR101359117B1 (ko) * 2009-01-27 2014-02-05 파나소닉 주식회사 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법
US8759148B2 (en) 2009-01-27 2014-06-24 Panasonic Corporation Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same
TWI452641B (zh) * 2009-01-27 2014-09-11 Panasonic Corp Semiconductor wafer packaging method, semiconductor wafer connection method and three-dimensional structure of the system method
US8901728B2 (en) 2009-01-27 2014-12-02 Panasonic Corporation Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
WO2010087336A1 (ja) * 2009-01-27 2010-08-05 パナソニック電工株式会社 半導体チップの実装方法、該方法を用いて得られた半導体装置及び半導体チップの接続方法、並びに、表面に配線が設けられた立体構造物及びその製法
US9795033B2 (en) 2009-01-27 2017-10-17 Panasonic Corporation Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same
JP2010258300A (ja) * 2009-04-27 2010-11-11 Murata Mfg Co Ltd 電子部品の配線構造および電子部品の製造方法

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