JP3360492B2 - 電子回路基板 - Google Patents
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3478—Applying solder preforms; Transferring prefabricated solder patterns
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/361—Assembling flexible printed circuits with other printed circuits
- H05K3/363—Assembling flexible printed circuits with other printed circuits by soldering
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、基板に半導体素子チ
ップ等が、ベアチップの形で実装され、各素子間の配線
を形成した電子回路基板に関する。
ップ等が、ベアチップの形で実装され、各素子間の配線
を形成した電子回路基板に関する。
【０００２】
【従来の技術】トランジスタ、ＩＣなどの能動素子のチ
ップや抵抗、コンデンサなどの受動素子のチップが、ベ
アチップの形でマウントされているプリント基板（ＰＷ
Ｂ）やメモリ、パワー、マルチチップ等の各種モジュー
ル（以下プリント基板やモジュールをマザー基板と称す
る）の各素子間の電気的接続を行う方法としては、幾つ
かの方法が行われている。
ップや抵抗、コンデンサなどの受動素子のチップが、ベ
アチップの形でマウントされているプリント基板（ＰＷ
Ｂ）やメモリ、パワー、マルチチップ等の各種モジュー
ル（以下プリント基板やモジュールをマザー基板と称す
る）の各素子間の電気的接続を行う方法としては、幾つ
かの方法が行われている。
【０００３】図６は、その一つの方法で、マザー基板１
２上の各々の能動、受動素子チップ９の電極上にＡｌワ
イヤ２５を超音波ボンディングしたＡｌワイヤボンディ
ングの例である。約２００℃の加熱機能をもつ超音波ボ
ンダにより、直径３０〜５００μｍのＡｌワイヤで、マ
ザー基板上の素子チップ表面のＡｌ電極同士、或いはＡ
ｌ電極と基板上の回路端子とを結線していた。この時使
用するＡｌワイヤは電流容量により複数本ボンディング
する必要があり、多い時は１００本にもなる。２４は外
部と接続するための端子である。
２上の各々の能動、受動素子チップ９の電極上にＡｌワ
イヤ２５を超音波ボンディングしたＡｌワイヤボンディ
ングの例である。約２００℃の加熱機能をもつ超音波ボ
ンダにより、直径３０〜５００μｍのＡｌワイヤで、マ
ザー基板上の素子チップ表面のＡｌ電極同士、或いはＡ
ｌ電極と基板上の回路端子とを結線していた。この時使
用するＡｌワイヤは電流容量により複数本ボンディング
する必要があり、多い時は１００本にもなる。２４は外
部と接続するための端子である。
【０００４】図７は、Ａｌワイヤの代わりに使用する打
ち抜き端子２６の図である。Ａｌワイヤに変えて、それ
ぞれの打ち抜き端子２６を、例えば半田等で接合するも
のである。図８は、バンプ電極をもつ導体パターン２８
の形成されたフレキシブル基板２７で、図６のＡｌワイ
ヤに代えてこのフレキシブル基板２７のバンプ電極とチ
ップ上の電極とを半田或いは導電性接着剤で接合し、電
子回路を構成するものである。
ち抜き端子２６の図である。Ａｌワイヤに変えて、それ
ぞれの打ち抜き端子２６を、例えば半田等で接合するも
のである。図８は、バンプ電極をもつ導体パターン２８
の形成されたフレキシブル基板２７で、図６のＡｌワイ
ヤに代えてこのフレキシブル基板２７のバンプ電極とチ
ップ上の電極とを半田或いは導電性接着剤で接合し、電
子回路を構成するものである。
【０００５】
【発明が解決しようとする課題】従来の実装技術におい
ては、いずれも問題がある。Ａｌワイヤは表面が酸化さ
れ易く、強固な表面酸化皮膜をつくるため、熱圧着しに
くい。そこで図６の方法は、超音波の作用下で双方の金
属を擦り合わせることにより、強固な酸化皮膜を破り、
加熱エネルギにより、双方の金属間の結合を促進させ、
加圧接合するものであるが、毎度細かな条件設定が必要
となり、その上、シリコンチップのクレタリング（微小
クラックの発生のこと）、ワイヤ外れが生じ易い。ま
た、その作業は昔の田植えのように一本、一本行わなけ
ればならず、工数および信頼性の点で問題がある。
ては、いずれも問題がある。Ａｌワイヤは表面が酸化さ
れ易く、強固な表面酸化皮膜をつくるため、熱圧着しに
くい。そこで図６の方法は、超音波の作用下で双方の金
属を擦り合わせることにより、強固な酸化皮膜を破り、
加熱エネルギにより、双方の金属間の結合を促進させ、
加圧接合するものであるが、毎度細かな条件設定が必要
となり、その上、シリコンチップのクレタリング（微小
クラックの発生のこと）、ワイヤ外れが生じ易い。ま
た、その作業は昔の田植えのように一本、一本行わなけ
ればならず、工数および信頼性の点で問題がある。
【０００６】図７の端子ボンディングでは、それぞれの
電極間の距離に応じた端子を加工せねばならず、また、
微細化によるスケールダウンが困難である。図８のフレ
キシブル基板では、例えばパワーラインと、ゲートライ
ンとが入り組んだような回路を平面的に構成するのが困
難な場合がある。また、厚さの厚い導体パターンが形成
できず、大電流用のパワーテバイスには適さない。
電極間の距離に応じた端子を加工せねばならず、また、
微細化によるスケールダウンが困難である。図８のフレ
キシブル基板では、例えばパワーラインと、ゲートライ
ンとが入り組んだような回路を平面的に構成するのが困
難な場合がある。また、厚さの厚い導体パターンが形成
できず、大電流用のパワーテバイスには適さない。
【０００７】以上の問題に鑑みて、本発明の目的は、多
数のチップの配線を一度に一括して行うことができ、大
電流用のパワーデバイスにも適し、しかも信頼性の高い
接続がされる電子回路基板を提供することにある。
数のチップの配線を一度に一括して行うことができ、大
電流用のパワーデバイスにも適し、しかも信頼性の高い
接続がされる電子回路基板を提供することにある。
【０００８】
【課題を解決するための手段】上記の課題解決のため、
本発明は、配線用の導電体がパターン形成された絶縁板
を積層した多層配線基板の電極と、能動素子チップ、受
動素子チップをマウントしたマザー基板の素子チップ上
の電極とが接続された電子回路基板において、多層配線
基板は能動素子チップと受動素子チップ間を結ぶパワー
ラインと、能動素子チップと受動素子チップの信号線で
あるゲートラインとの異なる配線用の導電体のパターン
を少なくとも有し、該異なる配線用の導電体のパターン
が任意の箇所のビアホール内面の電極と接続されてお
り、ビアホールに挿入された半田球または半田コートし
た球状導体によって素子チップ上の任意の電極がビアホ
ール内面の電極を介して任意のパターンと接合されるも
のとする。
本発明は、配線用の導電体がパターン形成された絶縁板
を積層した多層配線基板の電極と、能動素子チップ、受
動素子チップをマウントしたマザー基板の素子チップ上
の電極とが接続された電子回路基板において、多層配線
基板は能動素子チップと受動素子チップ間を結ぶパワー
ラインと、能動素子チップと受動素子チップの信号線で
あるゲートラインとの異なる配線用の導電体のパターン
を少なくとも有し、該異なる配線用の導電体のパターン
が任意の箇所のビアホール内面の電極と接続されてお
り、ビアホールに挿入された半田球または半田コートし
た球状導体によって素子チップ上の任意の電極がビアホ
ール内面の電極を介して任意のパターンと接合されるも
のとする。
【０００９】また、ビアホールに多層配線基板より突き
出して形成されたビアホール半田によって素子チップ上
の任意の電極がビアホール内面の電極を介して任意のパ
ターンと接合されるものとすることもできる。更に、素
子チップ上の電極上にリード線を設け、素子チップ上の
任意のリード線がビアホールに形成されたビアホール半
田とビアホール内面の電極を介して任意のパターンと接
合されるものとすることもできる。
出して形成されたビアホール半田によって素子チップ上
の任意の電極がビアホール内面の電極を介して任意のパ
ターンと接合されるものとすることもできる。更に、素
子チップ上の電極上にリード線を設け、素子チップ上の
任意のリード線がビアホールに形成されたビアホール半
田とビアホール内面の電極を介して任意のパターンと接
合されるものとすることもできる。
【００１０】
【作用】上記の手段を講じて、多層配線基板のビアスル
ーホール内面の電極と素子チップ上の電極とを、ビアホ
ールに挿入された半田球または半田コートした球状導体
によって接合すれば、ビアスルーホール内面の電極は任
意のパターンと接続されているので素子間等の接続がな
される。また、多層配線基板のビアホール内面の電極と
素子チップ上の電極とが、ビアホールに多層配線基板よ
り突き出して形成されたビアホール半田によって接合し
ても、同じく素子間等の接続がなされる。
ーホール内面の電極と素子チップ上の電極とを、ビアホ
ールに挿入された半田球または半田コートした球状導体
によって接合すれば、ビアスルーホール内面の電極は任
意のパターンと接続されているので素子間等の接続がな
される。また、多層配線基板のビアホール内面の電極と
素子チップ上の電極とが、ビアホールに多層配線基板よ
り突き出して形成されたビアホール半田によって接合し
ても、同じく素子間等の接続がなされる。
【００１１】更に、素子チップ上の電極上にリード線を
設け、素子チップ上の任意のリード線がビアホールに形
成されたビアホール半田とビアホール内面の電極を介し
て任意のパターンと接合しても、同じく素子間等の接続
がなされる。
設け、素子チップ上の任意のリード線がビアホールに形
成されたビアホール半田とビアホール内面の電極を介し
て任意のパターンと接合しても、同じく素子間等の接続
がなされる。
【００１２】
【実施例】以下、図面を参照しながら、本発明の実施例
について説明する。図２（ａ）ないし（ｅ）は、本発明
第一の実施例の電子回路基板を構成する部品の分解図で
ある。図２（ｅ）は、基板１１上のヒートシンク１０上
にトランジスタ、ＩＣ等の能動素子チップ９および抵
抗、コンデンサ等の受動素子チップを取りつけたマザー
基板１２である。図２（ａ）は、薄いガラス繊維シート
にエポキシ樹脂を含浸させたガラスエポキシシート（厚
さ２００μｍ）に、厚さ約１００μｍの銅箔が接着され
たものに、図２（ｅ）のマザー基板１２上の能動、受動
素子チップ間を結ぶパワーラインとなるように、銅箔を
パターニングしたパワーライン基板１４である。図２
（ｂ）は、やはりガラスエポキシシートに銅箔を接着し
たシートに、ほぼ全面に銅箔を残すことにより、シール
ド効果を持たせたシールド基板１５である。図２（ｃ）
は図２（ｅ）のマザー基板１２上の能動、受動素子チッ
プのゲートライン（信号）を結線できるように銅箔をパ
ターニングしたゲートライン基板１６である。図２
（ｄ）は、図２（ｂ）と同様にしたシールド基板１７で
ある。パワーライン基板１４、ゲートライン基板１６、
シールド基板１５および１７の各層の銅箔のパターニン
グは、通常エッチングにより行われている。図２（ａ）
ないし（ｄ）および必要によりグランドライン基板等を
積層し、接着したものが配線用の電極基板１となる。ま
た、パワーライン、ゲートラインおよびシールド等の各
層の配線パターンの外部取り出し用には、電極基板１を
貫通するビアホール６を設け、そのビアホール６の内面
に銅薄膜を無電解メッキして、ビアホール電極として用
いる。ガラスエポキシシートには、例えばＦＲ−４、Ｆ
Ｒ−５などの種類がある。またガラスエポキシシートの
他に、ポリイミドシート、セラミクスシート或いはＢＴ
レジンなどが用いられる。パワーライン、ゲートライ
ン、グランドライン、シールライン等を必ず各層毎に分
離させなければならないわけではなく、場合によって
は、同一の基板上に同居できる場合もある。
について説明する。図２（ａ）ないし（ｅ）は、本発明
第一の実施例の電子回路基板を構成する部品の分解図で
ある。図２（ｅ）は、基板１１上のヒートシンク１０上
にトランジスタ、ＩＣ等の能動素子チップ９および抵
抗、コンデンサ等の受動素子チップを取りつけたマザー
基板１２である。図２（ａ）は、薄いガラス繊維シート
にエポキシ樹脂を含浸させたガラスエポキシシート（厚
さ２００μｍ）に、厚さ約１００μｍの銅箔が接着され
たものに、図２（ｅ）のマザー基板１２上の能動、受動
素子チップ間を結ぶパワーラインとなるように、銅箔を
パターニングしたパワーライン基板１４である。図２
（ｂ）は、やはりガラスエポキシシートに銅箔を接着し
たシートに、ほぼ全面に銅箔を残すことにより、シール
ド効果を持たせたシールド基板１５である。図２（ｃ）
は図２（ｅ）のマザー基板１２上の能動、受動素子チッ
プのゲートライン（信号）を結線できるように銅箔をパ
ターニングしたゲートライン基板１６である。図２
（ｄ）は、図２（ｂ）と同様にしたシールド基板１７で
ある。パワーライン基板１４、ゲートライン基板１６、
シールド基板１５および１７の各層の銅箔のパターニン
グは、通常エッチングにより行われている。図２（ａ）
ないし（ｄ）および必要によりグランドライン基板等を
積層し、接着したものが配線用の電極基板１となる。ま
た、パワーライン、ゲートラインおよびシールド等の各
層の配線パターンの外部取り出し用には、電極基板１を
貫通するビアホール６を設け、そのビアホール６の内面
に銅薄膜を無電解メッキして、ビアホール電極として用
いる。ガラスエポキシシートには、例えばＦＲ−４、Ｆ
Ｒ−５などの種類がある。またガラスエポキシシートの
他に、ポリイミドシート、セラミクスシート或いはＢＴ
レジンなどが用いられる。パワーライン、ゲートライ
ン、グランドライン、シールライン等を必ず各層毎に分
離させなければならないわけではなく、場合によって
は、同一の基板上に同居できる場合もある。
【００１３】図１（ａ）は、本発明実施例の電子回路基
板の、接続前の断面図であり、図２の電極基板１とマザ
ー基板１２との相対関係を示している。図１（ａ）にお
いて、ビアホール６は、電極基板１を貫通する穴（スル
ーホール）で、上層のパワーライン２、中間層の信号ラ
イン３などの配線の接続用に、その側面にスルーホール
メッキ法により、ビアホール電極３０が形成されてい
る。基板１１上のヒートシンク１０上にマウントされた
素子チップ９の電極７上に、半田付けできるように例え
ばＣｒ／Ｃｕ／Ａｕの三層電極８を形成した上に、ビア
ホール６が位置するように予め位置合わせをした後、ビ
アホール６に半田層５でコートした銅の球状導体４を落
とし込む。このとき、ビアホール６は貫通しているの
で、位置合わせが容易に行える。例えばビアホール６の
直径は、１．８ｍｍ、球状導体４の直径は１．５ｍｍで
ある。
板の、接続前の断面図であり、図２の電極基板１とマザ
ー基板１２との相対関係を示している。図１（ａ）にお
いて、ビアホール６は、電極基板１を貫通する穴（スル
ーホール）で、上層のパワーライン２、中間層の信号ラ
イン３などの配線の接続用に、その側面にスルーホール
メッキ法により、ビアホール電極３０が形成されてい
る。基板１１上のヒートシンク１０上にマウントされた
素子チップ９の電極７上に、半田付けできるように例え
ばＣｒ／Ｃｕ／Ａｕの三層電極８を形成した上に、ビア
ホール６が位置するように予め位置合わせをした後、ビ
アホール６に半田層５でコートした銅の球状導体４を落
とし込む。このとき、ビアホール６は貫通しているの
で、位置合わせが容易に行える。例えばビアホール６の
直径は、１．８ｍｍ、球状導体４の直径は１．５ｍｍで
ある。
【００１４】次に、図１（ａ）の状態でリフロー炉に通
し、約２５０℃で半田付けを行うと、マザー基板１２上
の素子チップ９と電極基板１のビアホール電極３０はビ
アホール６内の球状導体４および半田接合１３により、
図１（ｂ）のように接合され、素子チップ間の配線が、
一括して一度に簡単にしかも信頼性高く行われる。本発
明では、図５に示したような従来のワイヤボンディング
に比べ、接続の信頼性の向上と、工数の低減が可能にな
った。
し、約２５０℃で半田付けを行うと、マザー基板１２上
の素子チップ９と電極基板１のビアホール電極３０はビ
アホール６内の球状導体４および半田接合１３により、
図１（ｂ）のように接合され、素子チップ間の配線が、
一括して一度に簡単にしかも信頼性高く行われる。本発
明では、図５に示したような従来のワイヤボンディング
に比べ、接続の信頼性の向上と、工数の低減が可能にな
った。
【００１５】また、このとき、電極基板１を可能な限り
薄くし、フレキシビリティを持たせておけば、パワーラ
イン２で発生した熱による熱応力が回避できる。さら
に、ビアホール６の形状を長円形にしておき、複数個の
球状導体４を用いれば、接着力、放熱性の向上が図れ
る。ビアホール６がそれほど大きくないときは、半田層
５で被覆した球状導体４の代わりに、半田球を用いるこ
ともできる。半田層５でコートした球状導体４を用いる
メリットは、Ｃｕなど電気伝導度の優れた材料を球状導
体４として、接触抵抗の低減を図ることと、球状導体４
があれば、溶融した半田の保持に有効な点である。
薄くし、フレキシビリティを持たせておけば、パワーラ
イン２で発生した熱による熱応力が回避できる。さら
に、ビアホール６の形状を長円形にしておき、複数個の
球状導体４を用いれば、接着力、放熱性の向上が図れ
る。ビアホール６がそれほど大きくないときは、半田層
５で被覆した球状導体４の代わりに、半田球を用いるこ
ともできる。半田層５でコートした球状導体４を用いる
メリットは、Ｃｕなど電気伝導度の優れた材料を球状導
体４として、接触抵抗の低減を図ることと、球状導体４
があれば、溶融した半田の保持に有効な点である。
【００１６】図３は、本発明第二の実施例の電子回路基
板の接続部について、図３（ａ）は接合前、図３（ｂ）
は接合後の状態を示した断面図である。図３（ａ）にお
いて、第一実施例のように配線基板１のビアホール６に
球状導体を入れる代わりに、ビアホール半田１８が形成
されており、しかも、電極基板１より約１００μｍ突出
して形成されている。このような形状は、半田メツキに
より形成される。図３（ａ）のように、電極基板１のビ
アホール６をマザー基板１２の素子チップの三層電極８
に合わせた状態で、リフロー炉に通し、半田付けを行う
と、マザー基板１２上の素子チップ９と電極基板１はビ
アホール６内のビアホール半田１８により、図３（ｂ）
のように半田接合１３で接続され、素子チップ間や端子
との配線が、一括して一度に簡単にしかも信頼性高く行
われる。電極基板１より約１００μｍ突出して形成され
たビアホール半田１８の、下方の部分は、マザー基板１
２との接合に使われるが、上方の突き出し部分で、別の
ヒートシンクを接合することができる。
板の接続部について、図３（ａ）は接合前、図３（ｂ）
は接合後の状態を示した断面図である。図３（ａ）にお
いて、第一実施例のように配線基板１のビアホール６に
球状導体を入れる代わりに、ビアホール半田１８が形成
されており、しかも、電極基板１より約１００μｍ突出
して形成されている。このような形状は、半田メツキに
より形成される。図３（ａ）のように、電極基板１のビ
アホール６をマザー基板１２の素子チップの三層電極８
に合わせた状態で、リフロー炉に通し、半田付けを行う
と、マザー基板１２上の素子チップ９と電極基板１はビ
アホール６内のビアホール半田１８により、図３（ｂ）
のように半田接合１３で接続され、素子チップ間や端子
との配線が、一括して一度に簡単にしかも信頼性高く行
われる。電極基板１より約１００μｍ突出して形成され
たビアホール半田１８の、下方の部分は、マザー基板１
２との接合に使われるが、上方の突き出し部分で、別の
ヒートシンクを接合することができる。
【００１７】図５は、本発明第三の実施例の電子回路基
板の組立前の分解図である。図５の上部は前出のような
配線だけの電極基板でなく、ある程度の部品を取り付け
たドータ基板２１、下部はマザー基板１２である。第
一、第二の実施例では電極基板のビアホール６を通じて
マザー基板１２上の能動、受動素子チップの各々の三層
電極８を半田層５をもった球状導体やビアホール半田に
より、半田リフロー炉で接合されたが、この例では、マ
ザー基板１２上の能動、受動素子チップの各々の電極７
に設けた半田付けできる三層電極８と、銀メッキ銅線等
より成るリード線２０をカーボン治具などを用いて図の
ように半田付けで取り付ける。リード線２０には、ドー
タ基板２１のストッパとして、突起が設けられている。
板の組立前の分解図である。図５の上部は前出のような
配線だけの電極基板でなく、ある程度の部品を取り付け
たドータ基板２１、下部はマザー基板１２である。第
一、第二の実施例では電極基板のビアホール６を通じて
マザー基板１２上の能動、受動素子チップの各々の三層
電極８を半田層５をもった球状導体やビアホール半田に
より、半田リフロー炉で接合されたが、この例では、マ
ザー基板１２上の能動、受動素子チップの各々の電極７
に設けた半田付けできる三層電極８と、銀メッキ銅線等
より成るリード線２０をカーボン治具などを用いて図の
ように半田付けで取り付ける。リード線２０には、ドー
タ基板２１のストッパとして、突起が設けられている。
【００１８】図の上部は、それぞれ制御部の素子と駆動
部の素子に対応した制御回路パターン部２２と駆動回路
パターン２３の施されたドータ基板２１であり、ビアホ
ール６を加工してあり、そのビアホール６内にビアホー
ル半田が形成されている。この場合は、リード線２０
で、ドータ基板２１とマザー基板１２との間隔を決める
ことができるので、ドータ基板２１側にも素子や回路部
品を取りつけることができ、電子回路基板の小型化が図
れる。
部の素子に対応した制御回路パターン部２２と駆動回路
パターン２３の施されたドータ基板２１であり、ビアホ
ール６を加工してあり、そのビアホール６内にビアホー
ル半田が形成されている。この場合は、リード線２０
で、ドータ基板２１とマザー基板１２との間隔を決める
ことができるので、ドータ基板２１側にも素子や回路部
品を取りつけることができ、電子回路基板の小型化が図
れる。
【００１９】図のマザー基板１２のリード線２０を、各
リード線２０と点線で結ばれているドータ基板２１の対
応するビアホール６に通し、リフロー炉でビアホール半
田１８を溶融し、接合する。図４は接合後の電子回路基
板の断面図である。ドータ基板２１がずり落ちるのを防
止するためリード線２０に設けられたストッパとしての
突起３１が見られる。マザー基板１２の素子チップ９上
のリード線２０とドータ基板２１のビアホール６との間
の接続が、半田接合１３により一括して一度に簡単にし
かも信頼性高く行われる。
リード線２０と点線で結ばれているドータ基板２１の対
応するビアホール６に通し、リフロー炉でビアホール半
田１８を溶融し、接合する。図４は接合後の電子回路基
板の断面図である。ドータ基板２１がずり落ちるのを防
止するためリード線２０に設けられたストッパとしての
突起３１が見られる。マザー基板１２の素子チップ９上
のリード線２０とドータ基板２１のビアホール６との間
の接続が、半田接合１３により一括して一度に簡単にし
かも信頼性高く行われる。
【００２０】上の例で、電極基板１のビアホール６は貫
通穴としたが、必ずしも貫通していなければならないわ
けではなく、各基板間の接続が行われていれば一方で閉
鎖している穴でもよい。その場合、第一の実施例では、
組立て方法を工夫する必要がある。
通穴としたが、必ずしも貫通していなければならないわ
けではなく、各基板間の接続が行われていれば一方で閉
鎖している穴でもよい。その場合、第一の実施例では、
組立て方法を工夫する必要がある。
【００２１】
【発明の効果】以上説明したように、トランジスタ、Ｉ
Ｃなどの能動素子、抵抗、コンデンサなどの受動素子を
取りつけたマザー基板の素子チップ上の電極と、導電体
のパターンが形成された絶縁板を積層した多層配線基板
の電極との接続に、多層配線基板の任意のパターンと接
続されたビアホール内面の電極と素子チップ上の電極と
を、ビアホールに半田球または半田コートした球状導体
を挿入し、半田を溶融接合することによって、素子チッ
プ間の配線が、一括して一度に簡単にしかも信頼性高く
行われる。
Ｃなどの能動素子、抵抗、コンデンサなどの受動素子を
取りつけたマザー基板の素子チップ上の電極と、導電体
のパターンが形成された絶縁板を積層した多層配線基板
の電極との接続に、多層配線基板の任意のパターンと接
続されたビアホール内面の電極と素子チップ上の電極と
を、ビアホールに半田球または半田コートした球状導体
を挿入し、半田を溶融接合することによって、素子チッ
プ間の配線が、一括して一度に簡単にしかも信頼性高く
行われる。
【００２２】ビアホールに多層配線基板より突き出して
形成されたビアホール半田によって接合し、或いは素子
チップの電極上にリード線を設け、そのリード線と多層
配線基板のビアホール内面の電極とをビアホール半田に
よって接合しても、ビアスル ーホール内面の電極は任意
のパターンと接続されているので素子チップ間の配線
が、一括して一度に簡単にしかも信頼性高く行われる。
本発明の電子回路基板は、組立工数の低減と信頼性の向
上に資すること大である。
形成されたビアホール半田によって接合し、或いは素子
チップの電極上にリード線を設け、そのリード線と多層
配線基板のビアホール内面の電極とをビアホール半田に
よって接合しても、ビアスル ーホール内面の電極は任意
のパターンと接続されているので素子チップ間の配線
が、一括して一度に簡単にしかも信頼性高く行われる。
本発明の電子回路基板は、組立工数の低減と信頼性の向
上に資すること大である。
【図１】（ａ）は本発明の第一の実施例のハンダリフロ
ー前の断面図、（ｂ）はそのハンダリフロー後の断面図
ー前の断面図、（ｂ）はそのハンダリフロー後の断面図
【図２】（ａ）ないし（ｅ）は図１の構成要素の分解図
【図３】（ａ）は本発明の第二の実施例のハンダリフロ
ー前の断面図、（ｂ）はそのハンダリフロー後の断面図
ー前の断面図、（ｂ）はそのハンダリフロー後の断面図
【図４】本発明の第三の実施例の接合後の断面図
【図５】本発明の第三の実施例の接合前の分解図
【図６】従来のＡｌワイヤによる電子回路基板の斜視図
【図７】従来の端子リードの図
【図８】従来のフレキシブルリードの図
１ 電極基板 ２ パワーライン ３ ゲートライン ４ 球状導体 ５ 半田層 ６ ビアホール ７ チップ上電極 ８ 三層電極 ９ 素子チップ １０ ヒートシンク １１ 基板 １２ マザー基板 １３ 半田接合 １４ パワーライン基板 １５ ゲートライン基板 １６ シールド基板 １７ シールド基板 １８ ビアホール半田 １９ 半田高さ ２０ リード線 ２１ ドータ基板 ２２ 制御回路パターン ２３ 駆動回路パターン ２４ 外部用端子 ２５ Ａｌワイヤ ２６ 端子板 ２７ フレキシブル基板 ２８ 導体パターン ３０ ビアホール電極 ３１ 突起
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−218128（ＪＰ，Ａ) 特開 平６−120230（ＪＰ，Ａ) 実開 平５−41186（ＪＰ，Ｕ) 特表 平２−503616（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/34
Claims (4)
- 【請求項１】配線用の導電体のパターンが形成された絶
縁板を積層した多層配線基板の電極と、能動素子チッ
プ、受動素子チップをマウントしたマザー基板の素子チ
ップ上の電極とが接続された電子回路基板において、前
記多層配線基板は能動素子チップと受動素子チップ間を
結ぶパワーラインと、能動素子チップと受動素子チップ
の信号線であるゲートラインとの異なる配線用の導電体
のパターンを少なくとも有し、該異なる配線用の導電体
のパターンが任意の箇所のビアホール内面の電極と接続
されており、該ビアホールに挿入された半田球によって
素子チップ上の任意の電極がビアホール内面の電極を介
して任意のパターンと接合されていることを特徴とする
電子回路基板。 - 【請求項２】配線用の導電体のパターンが形成された絶
縁板を積層した多層配線基板の電極と、能動素子チッ
プ、受動素子チップをマウントしたマザー基板の素子チ
ップ上の電極とが接続された電子回路基板において、前
記多層配線基板は能動素子チップと受動素子チップ間を
結ぶパワーラインと、能動素子チップと受動素子チップ
の信号線であるゲートラインとの異なる配線用の導電体
のパターンを少なくとも有し、該異なる配線用の導電体
のパターンが任意の箇所のビアホール内面の電極と接続
されており、該ビアホールに挿入された半田コートした
球状導体によって素子チップ上の任意の電極がビアホー
ル内面の電極を介して任意のパターンと接合されている
ことを特徴とする電子回路基板。 - 【請求項３】配線用の導電体のパターンが形成された絶
縁板を積層した多層配線基板の電極と、能動素子チッ
プ、受動素子チップをマウントしたマザー基板の素子チ
ップ上の電極とが接続された電子回路基板において、前
記多層配線基板は能動素子チップと受動素子チップ間を
結ぶパワーラインと、能動素子チップと受動素子チップ
の信号線であるゲートラインとの異なる配線用の導電体
のパターンを少なくとも有し、該異なる配線用の導電体
のパターンが任意の箇所のビアホール内面の電極と接続
されており、該ビアホールに多層配線基板より突き出し
て形成されたビアホール半田によって素子チップ上の任
意の電極がビアホール内面 の電極を介して任意のパター
ンと接合されていることを特徴とする電子回路基板。 - 【請求項４】配線用の導電体のパターンが形成された絶
縁板を積層した多層配線基板の電極と、能動素子チッ
プ、受動素子チップをマウントしたマザー基板の素子チ
ップ上の電極とが接続された電子回路基板において、前
記多層配線基板は能動素子チップと受動素子チップ間を
結ぶパワーラインと、能動素子チップと受動素子チップ
の信号線であるゲートラインとの異なる配線用の導電体
のパターンを少なくとも有し、該異なる配線用の導電体
のパターンが任意の箇所のビアホール内面の電極と接続
されており、素子チップ上の電極上にリード線が設けら
れ、素子チップ上の任意のリード線がビアホールに形成
されたビアホール半田とビアホール内面の電極を介して
任意のパターンと接合されていることを特徴とする電子
回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945095A JP3360492B2 (ja) | 1995-07-05 | 1995-07-05 | 電子回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945095A JP3360492B2 (ja) | 1995-07-05 | 1995-07-05 | 電子回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923055A JPH0923055A (ja) | 1997-01-21 |
| JP3360492B2 true JP3360492B2 (ja) | 2002-12-24 |
Family
ID=15886835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16945095A Expired - Lifetime JP3360492B2 (ja) | 1995-07-05 | 1995-07-05 | 電子回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360492B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491897B2 (en) | 2002-09-30 | 2009-02-17 | Fujitsu Ten Limited | Electronic equipment provided with wiring board into which press-fit terminals are press-fitted |
| JP4735823B2 (ja) * | 2004-09-30 | 2011-07-27 | 富士フイルム株式会社 | 液体吐出ヘッド及びその製造方法並びに画像形成装置 |
| JP5755196B2 (ja) * | 2012-07-27 | 2015-07-29 | 三菱電機株式会社 | 電力用半導体装置 |
-
1995
- 1995-07-05 JP JP16945095A patent/JP3360492B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0923055A (ja) | 1997-01-21 |
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