JP5755196B2 - 電力用半導体装置 - Google Patents

電力用半導体装置 Download PDF

Info

Publication number
JP5755196B2
JP5755196B2 JP2012166636A JP2012166636A JP5755196B2 JP 5755196 B2 JP5755196 B2 JP 5755196B2 JP 2012166636 A JP2012166636 A JP 2012166636A JP 2012166636 A JP2012166636 A JP 2012166636A JP 5755196 B2 JP5755196 B2 JP 5755196B2
Authority
JP
Japan
Prior art keywords
power semiconductor
protrusion
semiconductor device
circuit board
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012166636A
Other languages
English (en)
Other versions
JP2014027121A (ja
Inventor
藤野 純司
純司 藤野
良孝 大西
良孝 大西
菅原 済文
済文 菅原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2012166636A priority Critical patent/JP5755196B2/ja
Publication of JP2014027121A publication Critical patent/JP2014027121A/ja
Application granted granted Critical
Publication of JP5755196B2 publication Critical patent/JP5755196B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Description

本発明は、電力用半導体装置に関するもので、とくに、ガラスエポキシ基板を用いた電力用半導体装置に関するものである。
産業機器から家電・情報端末まであらゆる製品に電力用半導体装置が普及しつつあり、家電に搭載される電力用半導体装置については、小型化と高い信頼性が特に求められる。電力用半導体装置は高電圧・大電流を扱うため発熱が大きく、外部に効率的に放熱する必要がある。電力用半導体装置のうちでも、小型の電力用半導体装置は基板上に電子回路が形成される場合が多いが、基板を介して外部に放熱する場合、基板の放熱性が重要になる場合が多い。また、動作温度が高く、効率に優れている点で、今後の主流となる可能性の高いSiCのようなワイドバンドギャップ半導体材料にも対応できることも同時に求められている。
基板を材料面から検討すると、セラミック基板や金属基板は熱伝導性に優れるが、微細配線が困難で、ICなど他の電子部品との共有化・小型化が難しい。一方、微細配線が容易なガラスエポキシ基板のような繊維強化樹脂製の回路基板を採用しようとすると、基板の熱伝導率が極めて低く、放熱性を向上させるための様々な工夫が必要となる。
そこで、銅ブロックを基板に設けた開口部に埋め込み、埋め込んだ銅ブロックに電力用半導体素子を接合することで素子で発生した熱を外部に放出する電力用半導体パッケージ(例えば、特許文献1参照。)や、はんだでコーティングした導体を電極基板に設けた貫通孔に落とし込み、それぞれを素子チップの電極に接合することで、配線を形成するとともに放熱性を向上させる電子回路基板(例えば、特許文献2参照。)で、開示された技術をガラスエポキシ基板に適用することが考えられる。
特開平6−188278号公報(段落0014〜0017、図1、図2) 特開平9−23055号公報(段落0012〜0016、図1〜図3)
しかしながら、特許文献1に記載の技術はセラミック基板を前提とした技術である。一方、ガラスエポキシ基板は、セラミック基板と異なり、厚み方向と面方向とで線膨張係数が大きく異なるという特性を有している。そのため、ガラスエポキシ基板にその技術を応用した場合、基板に埋め込まれたブロックの大きさを小さくしても、文献記載のように銅ブロックとガラスエポキシ基板間に働く熱応力を緩和することができず、割れ等が生ずる恐れがある。また、特許文献2に記載のように、熱応力を緩和するために、フレキシビリティを有するまで基板を薄くすると、耐電圧の低下を招き、上述した要求を満たす電力用半導体装置を得ることが困難となる。
この発明は、上記のような問題点を解決するためになされたものであり、ガラスエポキシ基板のような繊維強化樹脂製の回路基板を用いて放熱性および信頼性に優れた電力用半導体装置を得ることを目的とする。
本発明にかかる電力用半導体装置は、繊維強化樹脂で板状に形成され、厚み方向に貫通する貫通孔が設けられた回路基板と、前記回路基板の一方の面の前記貫通孔を含む領域に、直接または伝熱板を介して接合された電力用半導体素子と、前記貫通孔内に突出するように、前記電力用半導体素子または前記伝熱板に設けられた突起と、を備え、前記回路基板はガラスエポキシ基板であり、前記突起は前記貫通孔の側壁と接合されているとともに、当該突起が設けられた電力用半導体素子または伝熱板を構成する部材の線膨張係数よりも大きく、前記ガラスエポキシ基板の厚み方向の線膨張係数に近い線膨張係数を有することを特徴とする。
また、本発明にかかる電力用半導体装置は、繊維強化樹脂で板状に形成され、厚み方向に貫通する貫通孔が設けられた回路基板と、前記回路基板の一方の面の前記貫通孔を含む領域に、直接または伝熱板を介して接合された電力用半導体素子と、前記貫通孔内に突出するように、前記電力用半導体素子または前記伝熱板に設けられた突起と、を備え、前記突起は、前記電力用半導体素子または前記伝熱板の所定位置に接合したはんだバンプであり、前記貫通孔の側壁と接合されているとともに、当該突起が設けられた電力用半導体素子または伝熱板を構成する部材の線膨張係数よりも大きい線膨張係数を有することを特徴とする。
この発明によれば、回路基板の貫通孔内に突出して接合された突起が、大きな線膨張係数を有するように構成したので、放熱性および信頼性に優れた電力用半導体装置を得ることを目的とする。
本発明の実施の形態1にかかる電力用半導体装置の構成を説明するための電力用半導体装置の部分断面図と主要構成部材であるヒートシンクの平面図と側面図である。 本発明の実施の形態1にかかる電力用半導体装置の構成を説明するための主要構成部材である回路基板の部分平面図と部分断面図である。 本発明の実施の形態2にかかる電力用半導体装置の構成を説明するための部分断面図である。 本発明の実施の形態3にかかる電力用半導体装置の構成を説明するための部分断面図である。 本発明の実施の形態3にかかる電力用半導体装置の製造方法を説明するための、各工程における平面図あるいは断面図である。
実施の形態1.
図1と図2は、本発明の実施の形態1にかかる電力用半導体装置の構成を説明するための図である。図1は電力用半導体装置および半導体素子を接合するためのヒートシンクの構造を説明するためのもので、図1(a)は電力用半導体装置の部分断面図、図1(b)はヒートシンクの裏面側から見たときの平面図、図1(c)はヒートシンクの側面図である。また、図2は上記ヒートシンクに応じて形成された回路基板の構造を説明するためのもので、図2(a)は回路基板の部分平面図、図2(b)は、図2(a)のB−B線による断面を示す部分断面図である。本発明の実施の形態1にかかる電力用半導体装置は、電力用半導体素子をヒートシンクを介して回路基板に伝熱接合するものである。以下、詳細に説明する。
図1に示すように、電力用半導体装置では、電力用半導体素子1をヒートシンク2を介して回路基板3に実装するようにしている。そして、ヒートシンク2は、図1(b)、(c)に示すように、銅(Cu)製の平板部21(9mm×9mm×厚さ1mm)から円柱形の突起22(直径1.3mm、高さ1mm)が16個(4個×4列)突出するように形成されている。突起22の部分は、平板部21よりも線膨張係数が大きくなるように構成している。
そのため、本実施の形態1においては、ヒートシンク2を、図1(a)に示すように、亜鉛(Zn)やアルミニウム(Al)の柱状部材2mpを複数の穴を設けた銅の板材2mbに熱かしめにより挿入することにより製造している。これにより、突起22部分については、亜鉛(Zn:40ppm/K)やアルミニウム(Al:24ppm/K)のように、平板部21(Cu:17ppm/K)よりも線膨張係数が大きくなる。
一方、回路基板3は、ガラス繊維にエポキシ樹脂を含浸させて形成したガラスエポキシ基板と呼ばれる基板本体31の表面に、銅パターン32を形成したものであり、銅パターン32が形成された部分の厚みは突起22の高さと同じ1mmである。そして、図2に示すように、ヒートシンク2の突起22の配置に対応して、スルーホール3hが形成されている。スルーホール3hの内壁も銅でコーティング(銅パターン32が延長)されており、最終的な開口径は、突起22を挿入できるように1.5mmに設定している。
なお、基板本体31を構成するガラスエポキシ基板は、ガラス繊維が面方向(xy)に配向しているので、ガラス繊維による拘束によって面方向の線膨張係数はガラス繊維に近い小さな値になる。その代わり、拘束の少ない厚み方向(z)での変化が大きくなり、面方向に比べて厚み方向の線膨張係数は60ppm/Kと、ヒートシンク2の平板部21を構成する銅の4倍近い大きな値になる。
このような構成の部材を用いて、以下のようにして電力用半導体装置を製造する。
まず、回路基板3の各スルーホール3hに突起22が入るように、回路基板3の一方の面3f1側の所定位置にヒートシンク2を設置する。そして、図1(a)に示すように、スルーホール3hと突起22との隙間が埋まるように、はんだ52(SnAgCu:融点219℃)によってヒートシンク2を回路基板3に接合する。このとき、突起22の先端の平坦面が回路基板3の他方の面3f2と面一となるように、ヒートシンク2の平板部21を一方の面3f1に密着させておく。
そして、回路基板3上のヒートシンク2に、はんだ51を用いて電力用半導体素子1を接合し、図示しない配線部材による電気接続を行って電力用回路を形成する。そして、回路基板の裏面3f2に、絶縁シート41を介して放熱板42を設置することで電力用半導体装置が完成する。
このように構成した電力用半導体装置を動作させると、電力用半導体素子1に電流が流れ、電力用半導体素子1が発熱する。電力用半導体素子1で発生した熱は、ヒートシンク2を介して、回路基板3に伝わる。このとき、回路基板3の基板本体31は、熱伝導率の低いガラスエポキシ基板で構成されているが、ヒートシンク2の突起22が、回路基板3を貫通するように構成しているので、熱は回路基板3の裏面側3f2側の放熱板42に直接伝熱する。さらに、回路基板3に設けたスルーホール3hと突起22との隙間には、はんだ52が充填されているので、回路基板3の裏面3f2全体にも熱が伝わり、放熱板42を介して電力用半導体素子1で発生した熱を効率よく放熱することができる。
このとき、ヒートシンク2の突起22を平板部21と同じ銅で構成した場合、突起22とスルーホール3hの内壁とでは、上述したように厚み方向(z)での線膨張係数が4倍近く異なることになる。そのため、動作に伴い温度が変化すると、突起22とスルーホール3h(基板本体31)間に変位差が生じる。そのため、起動停止を繰り返しているうちにスルーホール3h近傍部分で亀裂が生じ、絶縁性不良や伝熱不良といった信頼性低下につながる現象が生じることがあった。
しかしながら、本実施の形態1にかかる電力用半導体装置では、スルーホール3hに挿入する突起22部分を、平板部21よりも線膨張係数の大きな材料で構成するようにしたので、突起22とスルーホール3hの内壁との厚み方向(z)での変位が少なくなり、熱応力を抑制できるので、起動停止を繰り返しても亀裂等を生じることなく、安定した運転が可能となる。
また、銅で構成した平板部21に比べ、銅よりも線膨張係数の高い亜鉛やアルミニウムのような材料は弾性率も低い。そのため、仮に同じ変位が生じたとしても、熱応力が小さくなるので、さらに亀裂等の発生を防止する効果が高くなる。
なお、はんだ51、52の代わりの接合材料として、AgペーストやAgナノパウダなど、金属フィラーを樹脂バインダに分散させた接合材料を用いても、同様の効果が得られる。またヒートシンク2の平板部21の素材として銅を用いたが、鉄などの金属や、アルミナや窒化アルミなどのセラミックに金属メタライズを施したものでも同様の効果が得られる。また、電力用半導体素子1と回路基板3との間をヒートシンク2を介して実装する例を示したが、例えば、突起22をヒートシンク2ではなく、電力用半導体素子1の裏面に直接形成しても、発熱のレベルによっては同様の効果が得られる。
なお、電力用半導体装置として、上記説明で用いた図に示す構成は、主要部材のみを示した簡略図であって、実際の電力用半導体装置では様々な構成がなされることは言うまでもない。また、図において、電力用半導体装置内での主な発熱源となる電力用半導体素子1は、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などのスイッチング素子や整流素子として、電力を制御する素子である。そして、本発明の電力用半導体装置の効果を顕著に発揮できるための好適な半導体材料としては、炭化ケイ素(SiC)を基材とするいわゆるワイドバンドギャップ半導体が挙げられる。ワイドバンドギャップ半導体材料としては、炭化ケイ素以外にも、窒化ガリウム系材料、ダイヤモンドなどが用いられる。
これは、たとえば、スイッチング素子や整流素子として機能する電力用半導体素子1に、ワイドバンドギャップ半導体素子を用いた場合、従来から用いられてきたケイ素で形成された素子よりも電力損失が低いため、電力用半導体装置の高効率化が可能となる。また、耐電圧性が高く、許容電流密度も高いため、電力用半導体装置の小型化が可能となる。さらにワイドバンドギャップ半導体素子は、耐熱性が高いので、高温動作が可能であり、放熱板42の放熱フィンの小型化や、水冷部の空冷化も可能となるので、電力用半導体装置の一層の小型化が可能になる。
しかし、SiC素子は従来のSi素子よりも高温の温度に耐え得るという特徴があることから、このような電力用半導体素子1を実装した電力用半導体装置の使用温度環境は、従来よりも更に高温の温度領域に達する可能性がある。したがって、起動停止による温度変化が従来にも増して大きくなることが予想され、スルーホール3hと突起22間にかかる熱応力は更に増大するため、本発明による低応力化の効果がより顕著に表れる。
つまり、ワイドバンドギャップ半導体の特性を活かして、小型化や高効率化を進めても電力用半導体装置のヒートサイクル耐性、パワーサイクル耐性を向上させ、電力用半導体装置の長寿命化を実現することができる。つまり、本発明による応力低減効果を発揮することで、ワイドバンドギャップ半導体の特性を活かすことができるようになる。
以上のように、本発明の実施の形態1にかかる電力用半導体装置によれば、繊維強化樹脂で板状に形成され、厚み方向に貫通するスルーホール3h(貫通孔)が設けられた回路基板3と、回路基板3の一方の面のスルーホール3hを含む領域に、直接またはヒートシンク2(伝熱板)を介して接合された電力用半導体素子1と、スルーホール3h内に突出するように、電力用半導体素子1またはヒートシンク2に設けられた突起22と、を備え、突起22はスルーホール3hの側壁と接合されているとともに、当該突起22が設けられた電力用半導体素子1またはヒートシンク2を構成する部材2mbの線膨張係数よりも大きい線膨張係数を有するようにした。
そのため、突起22によって電力用半導体素子1の熱を回路基板3の全面に伝熱することで放熱性が向上するとともに、突起22の線膨張係数がヒートシンク2の平板部21または半導体材料よりも大きくなることで、回路基板3の厚み方向の線膨張係数に近づき、突起22と回路基板3との変位差が小さくなり、熱応力が抑制される。そのため、ガラスエポキシ基板のような微細配線が容易で小型化が可能な繊維強化基板を用いても、放熱性および信頼性に優れた電力用半導体装置を得ることができる。
とくに、回路基板3はガラスエポキシ基板であり、突起22は、突起22が設けられた電力用半導体素子1またはヒートシンク2の平板部2mbを構成する部材(例えば銅)の線膨張係数よりもガラスエポキシ基板の厚み(z)方向の線膨張係数に近い線膨張係数を有する材料(例えば亜鉛)で構成されているようにすれば、変位差がさらに小さくなり、熱応力の発生が抑制され、さらに信頼性が向上する。
さらに、突起22の先端が平坦状に形成されており、突起22の先端と回路基板3の他方の面3f2とが同一面になるようにしたので、放熱板42への伝熱面積が拡大し、放熱性がさらに向上する。
実施の形態2.
本実施の形態2では、実施の形態1と較べて突起の形成方法が異なり、実施の形態1に用いたかしめではなく、突起用の柱状部材をはんだにより平板に接合したものである。図3は、本発明の実施の形態2にかかる電力用半導体装置の構成を説明するための部分断面図で、実施の形態1の説明に用いた図1(a)に対応するものである。図中、放熱板や絶縁シートの記載を省略し、実施の形態1で説明したものと同様のものには同様の符号を付して説明を省略する。
図3に示すように、本実施の形態2にかかる電力用半導体装置では、突起22の核となる核材22nを高融点はんだ(SnSbはんだ:融点240℃)22cで平板部21に対して接合することにより、ヒートシンク2に突起22を設けるようにした。なお、高融点はんだ22cとは、実施の形態1で説明したヒートシンク2を回路基板3に接合するためのはんだ52(SnAgCu:融点219℃)よりも融点が高く、はんだ52による接合の際に、溶融しないはんだのことを指す。
核材22nとしては、実施の形態1で説明した亜鉛やアルミが適しているが、はんだ22cあるいは、はんだ52で被覆したい部分の表面にCuめっきを施すことが望ましい。これにより、はんだの量を加減するだけで所望の領域にはんだ被覆(または充填)を形成することができる。例えば、基板裏面3f2側に露出する部分(先端部)には、Cuめっきを施さないことにより、はんだの回りこみによる基板裏面3f2の凹凸の発生を抑制することが可能となる。このめっきの有無やめっき対象領域の選択は上述した実施の形態1でも同様に適用できる。
なお、後工程時に前工程で使用したはんだが溶融することのないように、融点の異なるSnAgCuやSnSbはんだを用いた例を示したが、これに限ることはない。例えば、Cu粉入りはんだペースト(旭化成イーマテリアルズ製A−FAPなど)を用いると、一旦はんだ付けを行うと、再度はんだ付け温度まで加熱しても再溶融しないため、両方に同じ融点のCu粉入りはんだペーストを使っても同様の効果を得られる。
以上のように、本実施の形態2にかかる電力用半導体装置によれば、電力用半導体素子1の平坦面、あるいはヒートシンク2を構成する銅の板材2mbの平坦面に核材22nを接合することで突起22を形成するようにしたので、電力用半導体素子1にも、線膨張係数が大きな突起22を容易に形成することができる。
実施の形態3.
本実施の形態3においては、実施の形態2と較べて突起の構成が異なり、核材を用いずはんだバンプにより直接突起を形成するようにしたものである。図4と図5は、本発明の実施の形態3にかかる電力用半導体装置の構成とその製造方法を説明するためのもので、図4は電力用半導体装置の部分断面図で、実施の形態2の説明に用いた図3に対応するものである。図5は電力用半導体装置の製造方法を説明するための工程ごとの部材の状態を示すもので、図5(a)はヒートシンクの平板部の平面図、図5(b)はヒートシンクに突起を設ける際の断面図、図5(c)は回路基板にヒートシンクを挿入する際の部分断面図、図5(d)は回路基板にヒートシンクを接合した際の部分断面図である。ここでも、実施の形態1で説明したものと同様のものには同様の符号を付して説明を省略する。
図4に示すように、本実施の形態3にかかる電力用半導体装置では、ヒートシンク2にはんだバンプを用いて設ける突起22を形成したものである。以下、電力用半導体装置の製造方法のうち、ヒートシンクに突起を設ける工程と、回路基板にヒートシンクを接合する工程について図5を用いて説明する。その他の工程については、上述した各実施の形態で説明したのと同様であるので説明を省略する
はじめに、ヒートシンク2の平板部21となる板材2mbの突起22を設ける面をはんだレジスト6で覆う。つぎに、YAGレーザ描画により、図5(a)に示すよう、突起22の設置領域P22として、直径1mmの円形部分のレジスト6を除去する。これにより、はんだが設置領域P22から流れ出すことを防止するための流れ防止ダムが形成される。
つぎに、高融点はんだ(SnSbはんだ:融点240℃)のバンプを設置領域P22上に形成するとともに、図5(b)に示すように、治具7をあてることによって、はんだバンプによる高さが揃えられ、高さ1mmの突起22が形成される。
次に、図5(c)に示すように、回路基板3の各スルーホール3hに、高融点はんだバンプによる突起22を挿入し、突起22の先端が回路基板3の面3f2と面一となるように、ヒートシンク2を回路基板3に設置する。
そして、図5(d)に示すように、スルーホール3hと突起22との隙間が埋まるように、はんだ52(SnAgCu:融点219℃)によってヒートシンク2を回路基板3に接合する。以降、電力用半導体素子1等の回路部材を回路基板に実装することで、電力用半導体装置が完成する。
なお、板材2mbの所定位置に所定形状(範囲)のはんだバンプを形成するため、レーザ描画によるソルダレジストを形成する例を示したが、これに限ることはない。例えば、クロム(Cr)など、はんだぬれしない材料のめっきや、ドライフィルムレジストによってソルダレジストを形成しても、はんだバンプにより突起22を形成することができる。
また、突起22がはんだ51の接合時に溶融することがないように、突起用のはんだと接合用のはんだに融点の異なるSnAgCuやSnSbはんだを用いた例を示したが、これに限ることはない。ここでも、実施の形態2で説明したのと同様に、Cu粉入りはんだペースト(旭化成イーマテリアルズ製A−FAPなど)を用いると、一旦はんだ付けを行うと、再度はんだ付け温度まで加熱しても再溶融しないため、両方に同じ融点のCu粉入りはんだペーストを使ってもはんだバンプによる突起22を形成することができる。
さらに、接合材料やバンプ材料として、AgペーストやAgナノパウダなど、金属フィラーを樹脂バインダに分散させた接合材料を用いても、再溶融しないため同様の効果が得られる。さらに、バンプを用いれば、容易に電力用半導体素子1の裏面に直接形成することが可能なので、実施の形態1で説明したように、ヒートシンクではなく、直接電力用半導体素子から突出する突起を容易に形成することができる。
以上のように、本実施の形態3にかかる電力用半導体装置によれば、突起22は、電力用半導体素子1またはヒートシンク2の平板部21を構成する板材2mbの所定位置(設置領域P22)に接合したはんだバンプであるので、線膨張係数が大きな突起22を容易に形成することができる。
とくに、突起22とスルーホール3hの側壁との接合に用いた材料が、はんだバンプを構成するはんだ材よりも融点の低いはんだ材であるようにしたのでヒートシンク2を回路基板3にはんだ51により接合する際に、突起22が溶融することがなく、容易に電力用半導体装置を製造することができる。
1:電力用半導体素子、
2:ヒートシンク、
2mb:板材、2mp柱状部材、
21:平板部、22:突起、22n:核材、22c:はんだ、
3:回路基板、
3h:スルーホール(貫通孔)、
31:基板本体(ガラスエポキシ基板)、32:銅パターン、
41:絶縁シート、
42:放熱板、
52:はんだ。

Claims (7)

  1. 繊維強化樹脂で板状に形成され、厚み方向に貫通する貫通孔が設けられた回路基板と、
    前記回路基板の一方の面の前記貫通孔を含む領域に、直接または伝熱板を介して接合された電力用半導体素子と、
    前記貫通孔内に突出するように、前記電力用半導体素子または前記伝熱板に設けられた突起と、を備え、
    前記回路基板はガラスエポキシ基板であり、
    前記突起は前記貫通孔の側壁と接合されているとともに、当該突起が設けられた電力用半導体素子または伝熱板を構成する部材の線膨張係数よりも大きく、前記ガラスエポキシ基板の厚み方向の線膨張係数に近い線膨張係数を有することを特徴とする電力用半導体装置。
  2. 前記突起は、前記電力用半導体素子または前記伝熱板の所定位置に接合したはんだバンプであることを特徴とする請求項に記載の電力用半導体装置。
  3. 繊維強化樹脂で板状に形成され、厚み方向に貫通する貫通孔が設けられた回路基板と、
    前記回路基板の一方の面の前記貫通孔を含む領域に、直接または伝熱板を介して接合された電力用半導体素子と、
    前記貫通孔内に突出するように、前記電力用半導体素子または前記伝熱板に設けられた突起と、を備え、
    前記突起は、前記電力用半導体素子または前記伝熱板の所定位置に接合したはんだバンプであり、前記貫通孔の側壁と接合されているとともに、当該突起が設けられた電力用
    半導体素子または伝熱板を構成する部材の線膨張係数よりも大きい線膨張係数を有することを特徴とする電力用半導体装置。
  4. 前記突起と前記貫通孔の側壁との接合に、前記はんだバンプを構成するはんだ材よりも融点の低いはんだ材が用いられていることを特徴とする請求項2または3に記載の電力用半導体装置。
  5. 前記突起の先端は、平坦状に形成されており、
    前記突起の平坦状の先端と前記回路基板の他方の面とが同一面になっていることを特徴とする請求項1ないし4のいずれか1項に記載の電力用半導体装置。
  6. 前記電力用半導体素子がワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項1ないし5のいずれか1項に記載の半導体装置。
  7. 前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、およびダイヤモンドのうちのいずれかであることを特徴とする請求項6に記載の半導体装置。
JP2012166636A 2012-07-27 2012-07-27 電力用半導体装置 Active JP5755196B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012166636A JP5755196B2 (ja) 2012-07-27 2012-07-27 電力用半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012166636A JP5755196B2 (ja) 2012-07-27 2012-07-27 電力用半導体装置

Publications (2)

Publication Number Publication Date
JP2014027121A JP2014027121A (ja) 2014-02-06
JP5755196B2 true JP5755196B2 (ja) 2015-07-29

Family

ID=50200510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012166636A Active JP5755196B2 (ja) 2012-07-27 2012-07-27 電力用半導体装置

Country Status (1)

Country Link
JP (1) JP5755196B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658089B2 (en) 2017-12-14 2023-05-23 Mitsubishi Electric Corporation Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3079773B2 (ja) * 1992-05-15 2000-08-21 富士通株式会社 熱伝導スペーサーの実装構造
JPH07321258A (ja) * 1994-05-24 1995-12-08 Fujitsu Ltd 半導体装置
JP3360492B2 (ja) * 1995-07-05 2002-12-24 富士電機株式会社 電子回路基板
JP3804861B2 (ja) * 2002-08-29 2006-08-02 株式会社デンソー 電気装置および配線基板
KR100698526B1 (ko) * 2005-07-20 2007-03-22 삼성전자주식회사 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
JP2008181922A (ja) * 2007-01-23 2008-08-07 Mitsubishi Electric Corp 熱伝導基板、その製造方法および熱伝導基板を用いた半導体装置
JP4345835B2 (ja) * 2007-03-28 2009-10-14 株式会社デンソー 半導体装置及びその製造方法
DE102008040727A1 (de) * 2008-07-25 2010-01-28 Robert Bosch Gmbh Verfahren und Vorrichtung zur Ermittlung der Rotortemperatur einer permanenterregten Synchronmaschine
JP2011238642A (ja) * 2010-05-06 2011-11-24 Denso Corp パワー半導体モジュール
TW201218467A (en) * 2010-10-29 2012-05-01 Foxsemicon Integrated Tech Inc Light emitting element

Also Published As

Publication number Publication date
JP2014027121A (ja) 2014-02-06

Similar Documents

Publication Publication Date Title
CN102593081B (zh) 包括散热器的半导体器件
CN109314063B (zh) 电力用半导体装置
US8664765B2 (en) Semiconductor device
JP2007234690A (ja) パワー半導体モジュール
JP2016207910A (ja) 半導体装置
JP2015005681A (ja) 半導体装置及びその製造方法
WO2013171946A1 (ja) 半導体装置の製造方法および半導体装置
CN105006471A (zh) 一种igbt模块及焊接方法
JP2014175454A (ja) 電力用半導体装置および電力用半導体装置の製造方法
JP2016163024A (ja) パワーモジュール
JP2016100424A (ja) パワーモジュール
US20190051577A1 (en) Electronic device
JP5755196B2 (ja) 電力用半導体装置
JP2019133965A (ja) 半導体装置及びその製造方法
US11637052B2 (en) Semiconductor device and semiconductor device manufacturing method
JPWO2019116910A1 (ja) 半導体装置および半導体装置の製造方法
JP2019212808A (ja) 半導体装置の製造方法
CN108735722A (zh) 半导体装置及半导体装置的制造方法
JP6011410B2 (ja) 半導体装置用接合体、パワーモジュール用基板及びパワーモジュール
JP2014123644A (ja) 電力用半導体装置
JP2013098456A (ja) 電力用半導体装置
JP5884625B2 (ja) 半導体デバイス
JP2008218616A (ja) 回路モジュール
JP6274986B2 (ja) パワー半導体モジュールおよびその製造方法
JP7480715B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141024

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150428

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150526

R151 Written notification of patent or utility model registration

Ref document number: 5755196

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250