KR20080007893A - 적층형 반도체 패키지 및 그의 제조방법 - Google Patents

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Abstract

적층형 반도체 패키지 및 그의 제조방법을 제공한다. 상기 적층형 반도체 패키지는 하부 단위 패키지 및 상부 단위 패키지를 구비한다. 상기 하부 단위 패키지는 기판과 상기 기판의 상면 상에 배치된 반도체 칩을 구비한다. 상기 기판의 상면 상에 범프가 배치되고, 상기 반도체 칩을 덮는 보호층이 배치되되, 상기 보호층은 상기 범프의 일부를 노출시키는 비아홀을 갖는다. 상기 상부 단위 패키지는 상기 보호층 상에 배치되고, 하면 상에 내부 연결 솔더볼을 구비한다. 상기 내부 연결 솔더볼은 상기 비아홀 내에 삽입되어 상기 범프에 접속한다.

Description

적층형 반도체 패키지 및 그의 제조방법{Stack type semiconductor package and method of fabricating the same}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조방법을 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 단위 패키지의 제조방법을 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다.
본 발명은 반도체 패키지에 관한 것으로서, 특히 다수 개의 단위 패키지가 적층된 적층형 반도체 패키지에 관한 것이다.
반도체 제품에 대한 소형화가 가속화됨에 따라, 반도체 칩 자체의 고집적화와 더불어, 반도체 패키지의 경박단소화가 요구되고 있다. 이를 위해, 다수개의 패키지를 적층한 적층형 반도체 패키지가 개발되기에 이르렀다.
이러한 적층형 반도체 패키지에 있어서는 적층되는 단위 패키지들 사이의 신뢰성 있는 전기적 접속이 중요하다. 구체적으로, 상기 적층형 반도체 패키지의 일 예로서, 하부에 볼 그리드 어레이(Ball Grid Array; 이하, BGA라 한다)형 패키지가 위치하고, 상기 BGA 패키지 상에 다른 BGA형 패키지가 적층된 적층형 패키지를 들 수 있다. 이러한 패키지에 있어서, 상기 상부 BGA형 패키지의 솔더볼은 상기 하부 BGA형 패키지의 볼 랜드 상에 실장되어 전기적으로 접속된다. 그러나, 이러한 적층형 반도체 패키지에 물리적 충격이 가해지는 경우, 상기 솔더볼과 상기 볼 랜드 사이의 접속이 깨질 수 있다.
따라서, 상기 솔더볼과 상기 볼 랜드 사이의 신뢰성 있는 전기적 접속을 구현하기 위한 획기적인 방안이 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 적층되는 단위 패키지들 사이의 신뢰성 있는 전기적 접속을 구현할 수 있는 적층형 반도체 패키지 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 적층형 반도체 패키지를 제공한다. 상기 적층형 반도체 패키지는 하부 단위 패키지 및 상부 단위 패키지를 구비한다. 상기 하부 단위 패키지는 기판과 상기 기판의 상면 상에 배치된 반도체 칩을 구비한다. 상기 기판의 상면 상에 범프가 배치되고, 상기 반도체 칩을 덮는 보호층이 배치되되, 상기 보호층은 상기 범프의 일부를 노출시키는 비아홀을 갖는다. 상기 상부 단위 패키지는 상기 보호층 상에 배치되고, 하면 상에 내부 연결 솔더볼(internal connection solder ball)을 구비한다. 상기 내부 연결 솔더볼은 상기 비아홀 내에 삽입되어 상기 범프에 접속한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 적층형 반도체 패키지의 제조방법을 제공한다. 상기 제조방법에 있어, 먼저 하부 반도체 패키지를 형성한다. 상기 하부 반도체 패키지를 형성하는 것은 기판의 상면 상에 범프를 형성하는 것을 구비한다. 상기 기판의 상면 상에 반도체 칩을 배치한다. 상기 기판 상에 상기 반도체 칩을 덮고, 상기 범프의 일부를 노출시키는 비아홀을 구비하는 보호층을 형성한다. 상기 보호층 상에 상부 반도체 패키지를 배치시킨다. 상기 상부 반도체 패키지는 하면 상에 내부 연결 솔더볼을 구비하고, 상기 내부 연결 솔더볼은 상기 비아홀 내에 삽입되어 상기 범프에 접속된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 인쇄회로기판, 테이프, 리드 프레임 또는 웨이퍼일 수 있으나, 바람직하게는 상면 상에 범프 패드(110b) 및 와이어 본딩 패드(110a)를 구비하고, 하면 상에 볼 랜드(110c)를 구비하는 인쇄회로기판일 수 있다. 상기 인쇄회로기판(100)은 상기 범프 패드(110b), 상기 와이어 본딩 패드(110a) 및 상기 볼 랜드(110c) 상에 배치된 솔더 레지스트층(115)을 구비한다. 상기 솔더 레지스트층(115)은 개구부들을 구비하는데, 상기 개구부들 내에 상기 범프 패드(110b), 상기 와이어 본딩 패드(110a) 및 상기 볼 랜드(110c)의 일부들이 각각 노출된다.
상기 개구부 내에 노출된 상기 범프 패드(110b) 상에 범프(120)를 형성한다. 상기 범프(120)는 금, 은, 구리, 니켈, 알루미늄, 주석, 납, 백금, 비스무스, 인듐, 이들 각각의 합금 또는 이들 중 둘 이상의 합금으로 이루어질 수 있다. 상기 범프(120)를 형성하는 것은 무전해/전해 도금, 증착, 스퍼터링 또는 스크린 프린팅 을 사용하여 수행할 수 있다. 이 때, 상기 범프(120)의 높이(120h1)는 후술하는 보호층의 높이에 따라 다르게 형성될 수 있다.
이어서, 상기 인쇄회로기판(100)의 상면 상에 절연 접착제(160)를 사용하여 반도체 칩(150)을 부착한다. 상기 반도체 칩(150)의 단자 패드(미도시)와 와이어 본딩 패드(110a)를 도전성 와이어(165)를 사용하여 연결한다.
도 1b를 참조하면, 상기 인쇄회로기판(100) 상에 상기 반도체 칩(150), 상기 도전성 와이어(165) 및 상기 범프(120)를 덮는 보호층(170)를 형성한다. 상기 보호층(170)은 에폭시 수지 등을 사용하여 형성할 수 있다.
이어서, 상기 보호층(170) 내에 상기 범프(120)를 노출시키는 비아홀(170a)을 형성한다. 상기 비아홀(170a)은 레이저를 사용하여 형성할 수 있다.
도 1c를 참조하면, 상기 개구부 내에 노출된 상기 볼 랜드(110c) 상에 솔더볼(190)을 배치한 후, 열처리하여 상기 솔더 볼(190)과 상기 볼 랜드(110c)를 전기적으로 접속시킨다. 이로써, 단위 패키지(P1)를 완성한다.
도 1d를 참조하면, 상기 단위 패키지들(P1)을 다수 개 적층한다. 이 때, 상부에 위치한 단위 패키지 즉, 상부 단위 패키지의 하면 상에 배치된 솔더 볼 즉, 내부 연결 솔더볼(190_2)을 상기 하부에 위치한 단위 패키지 즉, 하부 단위 패키지의 비아홀(170a) 내에 삽입하여 상기 내부 연결 솔더볼(190_2)을 상기 하부 단위 패키지의 범프(120)에 접속시킨다. 이로써, 상기 단위 패키지들(P1)을 전기적으로 접속시켜 적층형 반도체 패키지를 제조할 수 있다.
이와 같이, 상부 단위 패키지의 내부 연결 솔더볼(190_2)을 하부 단위 패키지의 보호층(170) 내에 형성된 비아홀(170a) 내에 삽입시키되, 상기 비아홀(170a) 내에 노출된 범프(120)에 접속시킴으로써, 적층된 단위 패키지들 사이의 신뢰성있는 접속이 가능하게 된다. 구체적으로, 적층된 단위 패키지들 사이의 연결 부위 즉, 상기 내부 연결 솔더볼(190_2)과 상기 범프(120) 사이의 접속부위가 상기 비아홀(170a) 내에 위치하여, 상기 적층형 반도체 패키지에 물리적 충격이 가해지더라도 상기 접속부위가 끊어질 염려는 극히 적다. 또한, 상기 범프(120)를 형성함으로써, 상기 범프(120)가 없는 경우에 비해 상기 내부 연결 솔더볼(190_2)의 높이를 줄일 수 있다. 따라서, 작은 크기의 솔더볼을 사용할 수 있어 상기 솔더볼들 사이의 피치를 미세하게 할 수 있고, 결과적으로 고집적화를 구현할 수 있다.
한편, 상기 최하부에 위치한 단위 패키지에 구비된 솔더볼은 외부 연결 솔더볼(external connection solder ball; 190_1)이며, 상기 최상부에 위치한 단위 패키지에는 상기 범프(120) 및 상기 비아홀(170a)을 형성하지 않을 수 있다.
도 2는 본 발명의 다른 실시예에 따른 단위 패키지의 제조방법을 나타내는 단면도이다. 본 실시예에 따른 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1c을 참조하여 설명한 단위 패키지의 제조방법과 유사하다.
도 2를 참조하면, 도 1a를 참조하여 설명한 방법에 따라 제조된 결과물 즉, 반도체 칩(150)과 범프(120)가 배치된 인쇄회로기판(100)을 하부 몰드 다이(lower mold die; Mb) 상에 배치시키고, 상기 인쇄회로기판(100) 상에 상부 몰드 다이(Mu) 를 배치시킨다. 상기 상부 몰드 다이(Mu)는 하부로 돌출된 몰드 핀(Mp)을 구비하고, 상기 몰드 핀(Mp)은 상기 범프(120)에 정렬되도록 배치된다.
상기 인쇄회로기판(100)과 상기 상부 몰드 다이(Mu) 사이의 공간에 몰딩재(170_m)를 충전한다.
그 후, 상기 몰드 다이들(Mu, Mb)을 제거하면, 도 1b에 도시된 보호층(170)을 구비하는 구조체를 형성할 수 있다. 이 때, 상기 보호층(170)은 상기 몰드 핀(Mp)로 인해 형성된 비아홀(170a)을 갖는다. 이와 같이 상기 보호층(170)을 형성함과 동시에 상기 비아홀(170a)을 형성하는 경우, 도 1a 내지 도 1c를 참조하여 설명한 실시예에 비해 공정단계를 감소시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다. 본 실시예에 따른 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1d을 참조하여 설명한 적층형 반도체 패키지와 유사하다.
도 3을 참조하면, 적층형 패키지 내에 구비되는 단위 패키지는 도 1a 내지 도 1d를 참조하여 설명한 단위 패키지와 달리 멀티 칩 패키지(Multi Chip Package; P2) 타입이다.
구체적으로, 단위 패키지(P2)는 인쇄회로기판(100) 상에 반도체 칩(150) 즉, 제1 반도체 칩(150)을 접착제(160)를 사용하여 실장한 후, 상기 제1 반도체 칩(150) 상에 접착제(161)를 사용하여 다른 반도체 칩(151) 즉, 제2 반도체 칩(151)을 실장한다. 이 후, 전도성 와이어(165)를 사용하여 상기 제1 반도체 칩(150)의 단자 패드(미도시)를 와이어 본딩 패드(110a)에 연결하고, 상기 제2 반 도체 칩(151)의 단자 패드(미도시)를 다른 와이어 본딩 패드(미도시)에 연결한다.
그 후, 상기 제1 및 제2 반도체 칩들(150, 151)과 범프(120)를 덮는 보호층(170)을 형성한다. 본 실시예에서 상기 보호층(170)의 높이(170h2)는 도 1c의 보호층(170)의 높이(170h1)에 비해 크다. 이 경우, 상기 범프(120)의 높이(120h2)를 도 1c의 범프의 높이(120h1)에 비해 크게 형성할 수 있다. 그 결과, 상기 범프(120) 상에 접속되는 상부 단위 패키지의 내부 연결 솔더볼(190_2)의 크기를 증가시키지 않을 수 있다. 따라서, 상기 솔더볼들(190) 사이의 피치를 줄일 수 있어 집적도를 높일수 있다.
도 4는 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다.
도 4를 참조하면, 적층형 반도체 패키지의 하부 단위 패키지는 도 3에 도시된 멀티 칩 패키지(P2)이고, 상부 단위 패키지는 웨이퍼 레벨 패키지(Wafer Level Package; P3)이다. 상기 멀티 칩 패키지(P2)에 대한 설명은 도 3을 참조하여 설명한 부분을 참조하기로 한다. 상기 웨이퍼 레벨 패키지(P3)는 반도체 칩(200) 상에 본드 패드(205)를 형성하고, 상기 본드 패드(205) 상에 상기 본드 패드(205)의 일부를 노출시키는 개구부를 구비하는 솔더 레지스트층(210)을 형성하고, 상기 노출된 본드 패드(205) 상에 솔더볼(290)을 배치시킴으로써 제조할 수 있다. 이러한 상부 단위 패키지 즉, 웨이퍼 레벨 패키지(P3)의 솔더볼 즉, 내부 연결 솔더볼(290)을 상기 하부 단위 패키지(P2)의 비아홀(170a) 내에 삽입하여 상기 내부 연 결 솔더볼(290)을 상기 하부 단위 패키지(P2)의 범프(120)에 접속시킨다. 이로써, 상기 단위 패키지들(P2, P3)을 전기적으로 접속시켜 적층형 반도체 패키지를 제조할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다.
도 5를 참조하면, 적층형 반도체 패키지의 하부 단위 패키지는 도 3에 도시된 멀티 칩 패키지(P2)이고, 상부 단위 패키지는 플립칩 패키지(Flip Chip Package; P4)이다. 상기 멀티 칩 패키지(P2)에 대한 설명은 도 3을 참조하여 설명한 부분을 참조하기로 한다.
상기 플립칩 패키지(P4)는 반도체 칩(350)의 본드 패드(미도시) 상에 도전성 돌기(365)를 형성하고, 상기 도전성 돌기(365)가 형성된 반도체 칩(350)을 뒤집어서 회로기판(300) 상에 배치시킨다. 상기 회로기판(300)은 그의 상면 상에 배치된 상부 볼 랜드(310a)와 그의 하면 상에 배치된 하부 볼 랜드(310b)를 구비하며, 상기 상부 볼 랜드(310a)와 상기 하부 볼 랜드(310b)를 각각 노출시키는 개구부들을 구비하는 솔더 레지스트층(315)을 구비한다. 상기 도전성 돌기(365)는 상기 상부 볼 랜드(310a)에 접속된다. 상기 도전성 돌기(365) 주변에 돌기 보호층(370)을 형성한다. 한편, 상기 하부 볼 랜드(310b) 상에 솔더볼(390)을 배치한다.
이러한 상부 단위 패키지 즉, 플립칩 패키지(P4)의 솔더볼 즉, 내부 연결 솔더볼(390)을 상기 하부 단위 패키지(P2)의 비아홀(170a) 내에 삽입하여 상기 내부 연결 솔더볼(390)을 상기 하부 단위 패키지(P2)의 범프(120)에 접속시킨다. 이로 써, 상기 단위 패키지들(P4, P2)을 전기적으로 접속시켜 적층형 반도체 패키지를 제조할 수 있다.
도 6는 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 나타낸 단면도이다.
도 6을 참조하면, 적층형 반도체 패키지의 하부 단위 패키지는 도 5를 참조하여 설명한 플립칩 패키지(P4)이고, 상부 단위 패키지는 도 3을 참조하여 설명한 멀티 칩 패키지(P2)이다. 상기 멀티 칩 패키지(P2)에 대해서는 도 3을 참조하여 설명한 부분을 참조할 수 있다.
상기 플립칩 패키지(P4)는 반도체 칩(350)의 본드 패드(미도시) 상에 도전성 돌기(365)를 형성하고, 상기 도전성 돌기(365)가 형성된 반도체 칩(350)을 뒤집어서 회로기판(300) 상에 배치시킨다. 상기 회로기판(300)은 그의 상면 상에 배치된 상부 볼 랜드(310a), 범프 패드(310c) 및 그의 하면 상에 배치된 하부 볼 랜드(310b)를 구비하며, 상기 상부 볼 랜드(310a), 상기 범프 패드(310c) 및 상기 하부 볼 랜드(310b)를 각각 노출시키는 개구부들을 구비하는 솔더 레지스트층(315)을 구비한다. 상기 도전성 돌기(365)는 상기 상부 볼 랜드(310a)에 접속된다. 한편, 상기 범프 패드(310c) 상에 범프(320)를 형성한다.
이 후, 상기 회로기판(300) 상에 상기 반도체 칩(350), 상기 도전성 돌기(365) 및 상기 범프(320)를 덮는 보호층(370)를 형성한다. 상기 보호층(370) 내에 상기 범프(320)를 노출시키는 비아홀(370a)을 형성한다. 상기 비아홀(370a)은 레이저를 사용하여 형성할 수도 있고, 몰드 다이(도 2의 Mb, Mu)를 사용하여 상기 보호층(370)을 형성함과 동시에 형성할 수 있다.
이어서, 상기 상부 단위 패키지 즉, 멀티 칩 패키지(P2)의 솔더볼 즉, 내부 연결 솔더볼(190)을 상기 하부 단위 패키지(P4)의 비아홀(370a) 내에 삽입하여 상기 내부 연결 솔더볼(190)을 상기 하부 단위 패키지(P4)의 범프(320)에 접속시킨다. 이로써, 상기 단위 패키지들(P2, P4)을 전기적으로 접속시켜 적층형 반도체 패키지를 제조할 수 있다.
상술한 바와 같이 본 발명에 따르면, 상부 단위 패키지의 내부 연결 솔더볼을 하부 단위 패키지의 보호층 내에 형성된 비아홀 내에 삽입시키되, 상기 비아홀 내에 노출된 범프에 접속시킴으로써, 적층된 단위 패키지들 사이의 신뢰성있는 접속이 가능하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 기판; 상기 기판의 상면 상에 배치된 반도체 칩; 상기 기판의 상면 상에 배치된 범프; 및 상기 반도체 칩을 덮는 보호층을 구비하되, 상기 보호층은 상기 범프의 일부를 노출시키는 비아홀을 갖는 하부 단위 패키지; 및
    상기 보호층 상에 배치되고, 하면 상에 내부 연결 솔더볼(internal connection solder ball)을 구비하는 상부 단위 패키지를 포함하되,
    상기 내부 연결 솔더볼은 상기 비아홀 내에 삽입되어 상기 범프에 접속하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 범프는 상기 기판에 구비된 범프 패드 상에 배치된 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하부 단위 패키지는 상기 기판의 하면 상에 배치된 외부 접속 솔더 볼을 더 구비하는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 칩은 상기 기판과 도전성 와이어에 의해 전기적으로 연결된 것 을 특징으로 하는 적층형 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩 상에 배치된 다른 반도체 칩을 더 포함하고, 상기 보호층은 상기 반도체 칩들을 덮는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 반도체 칩은 플립되어 상기 기판 상에 배치된 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 상부 단위 패키지는 웨이퍼 레벨 패키지, 플립 칩 패키지 또는 와이어 본딩 BGA(Ball Grid Array) 패키지인 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 보호층은 에폭시 수지를 함유하는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 기판의 상면 상에 범프를 형성하고; 상기 기판의 상면 상에 반도체 칩을 배치하고; 상기 기판 상에 상기 반도체 칩을 덮고, 상기 범프의 일부를 노출시키는 비아홀을 구비하는 보호층을 형성하여 하부 반도체 패키지를 형성하고,
    상기 보호층 상에 상부 반도체 패키지를 배치시키되, 상기 상부 반도체 패키지는 하면 상에 내부 연결 솔더볼을 구비하고, 상기 내부 연결 솔더볼은 상기 비아홀 내에 삽입되어 상기 범프에 접속되는 것을 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 비아홀을 구비하는 보호층을 형성하는 것은
    상기 기판 상에 상기 반도체 칩을 덮는 보호층을 형성하고,
    레이저를 사용하여 상기 비아홀을 형성하는 것을 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  11. 제 9 항에 있어서,
    상기 비아홀을 구비하는 보호층을 형성하는 것은
    상기 범프 및 상기 반도체 칩이 배치된 기판을 하부 몰드 다이 상에 배치시키고, 상기 기판 상에 상기 범프에 대응하는 몰드 핀을 구비하는 상부 몰드 다이를 배치시킨 후, 상기 기판과 상기 상부 몰드 다이 사이의 공간에 몰딩재를 충전하는 것을 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  12. 제 9 항에 있어서,
    상기 범프는 상기 기판에 구비된 범프 패드 상에 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  13. 제 9 항에 있어서,
    상기 기판의 하면 상에 외부 접속 솔더 볼을 형성하는 것을 더 구비하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  14. 제 9 항에 있어서,
    상기 반도체 칩을 상기 기판과 도전성 와이어에 의해 전기적으로 연결하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  15. 제 9 항에 있어서,
    상기 반도체 칩 상에 다른 반도체 칩을 배치하는 것을 더 포함하고, 상기 보호층은 상기 반도체 칩들을 덮도록 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  16. 제 9 항에 있어서,
    상기 반도체 칩은 플립되어 상기 기판 상에 배치된 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  17. 제 9 항에 있어서,
    상기 상부 단위 패키지는 웨이퍼 레벨 패키지, 플립 칩 패키지 또는 와이어 본딩 BGA(Ball Grid Array) 패키지인 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  18. 제 9 항에 있어서,
    상기 보호층은 에폭시 수지를 함유하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
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