KR20230022705A - 반도체 패키지 - Google Patents

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KR20230022705A
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package substrate
metal core
package
semiconductor chip
surface pads
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임충빈
김지황
심종보
박진우
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는, 하면 및 상면에 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 가지는 제1 패키지 기판, 하면 및 상면에 복수의 제2 하면 패드 및 복수의 제2 상면 패드를 가지는 제2 패키지 기판, 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 상기 제1 패키지 기판 상에 부착되는 반도체 칩, 및 상기 복수의 제1 상면 패드의 일부개와 상기 복수의 제2 하면 패드의 일부개 사이를 연결하며 상기 복수의 제2 상면 패드와 수직 방향으로 중첩되지 않는 복수의 금속 코어 구조체를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 팬 아웃 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다.
특히, 입출력(I/O) 단자의 개수가 증가한 고집적화된 반도체 칩은 입출력 단자 사이의 간격이 감소하여, 입출력 단자 사이의 간섭이 발생할 수 있어, 입출력 단자 사이의 간격을 증가시키기 위하여 팬 아웃 반도체 패키지로 형성되어 사용되고 있다.
본 발명의 기술적 과제는, 팬 아웃 반도체 패키지로 형성되며 구조적인 신뢰성 및 전기적 연결의 신뢰성을 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 하면 및 상면에 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 가지는 제1 패키지 기판; 하면 및 상면에 복수의 제2 하면 패드 및 복수의 제2 상면 패드를 가지는 제2 패키지 기판; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 상기 제1 패키지 기판 상에 부착되는 반도체 칩; 및 상기 복수의 제1 상면 패드의 일부개와 상기 복수의 제2 하면 패드의 일부개 사이를 연결하며, 상기 복수의 제2 상면 패드와 수직 방향으로 중첩되지 않는 복수의 금속 코어 구조체;를 포함한다.
본 발명에 따른 반도체 패키지는, 하면 및 상면에 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 가지는 제1 패키지 기판; 하면 및 상면에 복수의 제2 하면 패드 및 복수의 제2 상면 패드를 가지는 제2 패키지 기판; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 상기 제1 패키지 기판 상에 부착되는 반도체 칩; 상기 복수의 제1 상면 패드와 상기 복수의 제2 하면 패드 사이를 연결하며, 평면적으로 상기 반도체 칩과 이격되며 상기 반도체 칩의 주위를 따라서 배치되는 복수의 금속 코어 구조체 및 복수의 솔더 볼; 및 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 채우며, 상기 반도체 칩, 상기 복수의 금속 코어 구조체, 및 상기 복수의 솔더 볼을 감싸는 봉지재;를 포함하며, 상기 복수의 금속 코어 구조체는, 상기 복수의 제2 상면 패드와 수직 방향으로 중첩되지 않는다.
본 발명에 따른 반도체 패키지는, 하면 및 상면에 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 가지는 제1 패키지 기판; 하면 및 상면에 복수의 제2 하면 패드 및 복수의 제2 상면 패드를 가지는 제2 패키지 기판; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 상기 제1 패키지 기판 상에 부착되는 반도체 칩; 상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 채우며, 상기 반도체 칩을 감싸는 봉지재; 및 상기 봉지재를 관통하여 상기 복수의 제1 상면 패드와 상기 복수의 제2 하면 패드 사이를 연결하며, 평면적으로 상기 반도체 칩과 이격되며 상기 반도체 칩의 주위를 따라서 배치되는 복수의 금속 코어 구조체 및 복수의 솔더 볼;을 포함하며, 상기 복수의 금속 코어 구조체는, 평면적으로 상기 제1 패키지 기판의 가운데 부분을 중심으로 점대칭을 이루도록 배치되되, 상기 복수의 제2 상면 패드와 수직 방향으로 중첩되지 않고, 상기 복수의 솔더 볼 중 일부개의 적어도 일부분은 상기 복수의 제2 상면 패드와 상기 수직 방향으로 중첩되고, 상기 복수의 솔더 볼 중 다른 일부개는 상기 복수의 제2 상면 패드와 상기 수직 방향으로 중첩되지 않는다.
본 발명에 따른 반도체 패키지는 금속 코어 볼을 각각 가지는 복수의 금속 코어 구조체가 제1 패키지 기판과 제2 패키지 기판 사이에 개재되어, 제1 패키지 기판과 제2 패키지 기판 사이의 간격을 유지시켜주므로, 구조적 신뢰성이 향상될 수 있으며, 복수의 금속 코어 구조체가 제2 패키지 기판의 상면 패드와 수직 방향으로 중첩되지 않게 배치되어, 제2 패키지 기판의 상면 패드가 주름(wrinkle)지는 것을 방지할 수 있다.
또한 본 발명에 따른 반도체 패키지는, 복수의 금속 코어 구조체가 평면적으로 대칭을 이루며 배치되므로, 제2 패키지 기판에 기울어짐이 발생하는 것을 방지하여, 제1 패키지 기판과 제2 패키지 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 1a 및 도 1b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 패키지의 주요 구성 요소의 평면 배치를 나타내는 평면 레이아웃도들이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4f는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 5a 및 도 5b는 본 발명에 따른 패키지 온 패키지(package on package, PoP) 형태의 반도체 패키지의 단면도들이다.
도 1a 및 도 1b는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 패키지(1a)는 제1 패키지 기판(100), 제1 패키지 기판(100) 상에 부착되는 반도체 칩(10), 반도체 칩(10)을 덮는 제2 패키지 기판(200)을 포함한다.
제1 패키지 기판(100)은, 제1 기판 베이스(110), 그리고 제1 기판 베이스(110)의 상면 및 하면에 배치되는 복수의 제1 배선 패턴(122) 및 제1 기판 베이스(110)의 적어도 일부분을 관통하는 복수의 제1 기판 비아(124)로 이루어지는 제1 배선 구조물(120)을 포함할 수 있다. 일부 실시 예에서, 제1 패키지 기판(100)은 복수의 제1 기판 베이스(110)가 적층 구조를 이룰 수 있고, 복수의 제1 배선 패턴(122)은 복수의 제1 기판 베이스 각각의 상면 및/또는 하면에 배치되는 수 있다. 복수의 제1 배선 패턴(122) 중 일부분은 제1 패키지 기판(100)의 상면에 배치되는 제1 상면 패드(126U)일 수 있고, 다른 일부분은 제1 패키지 기판(100)의 하면에 배치되는 제1 하면 패드(126L)일 수 있다. 제1 배선 구조물(120)은 복수의 제1 상면 패드(126U)와 복수의 제1 하면 패드(126L)를 포함할 수 있다. 복수의 제1 상면 패드(126U) 및 복수의 제1 하면 패드(126L) 중, 서로 대응되는 제1 상면 패드(126U)와 제2 하면 패드(126L)는 복수의 제1 기판 비아(124) 중 일부를 통하여 전기적으로 연결되거나, 복수의 제1 배선 패턴(122) 중 일부 및 복수의 제1 기판 비아(124) 중 일부를 통하여 전기적으로 연결될 수 있다.
일부 실시 예에서, 제1 패키지 기판(100)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 제1 패키지 기판(100)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 다른 일부 실시 예에서, 제1 패키지 기판(100)은 재배선 라인, 재배선 비아, 그리고 상기 재배선 라인과 상기 재배선 비아를 감싸는 재배선 절연층을 포함하는 재배선 구조물일 수 있다.
재배선 구조물(570)은 복수의 제1 재배선 패드(572)와 복수의 제2 재배선 패드(574)를 전기적으로 연결하는 복수의 재배선 라인(577) 및 복수의 재배선 비아(578)를 더 포함할 수 있다. 도 1a에는 복수의 재배선 인터포저일 수 있다.
제1 기판 베이스(110)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 제1 기판 베이스(110)는 예를 들면, FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
일부 실시 예에서, 복수의 제1 배선 패턴(122) 및 복수의 제1 기판 비아(124) 각각은 구리를 포함할 수 있다. 예를 들면, 복수의 제1 배선 패턴(122) 및 복수의 제1 기판 비아(124) 각각은 ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 초극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다.
일부 실시 예에서, 제1 패키지 기판(100)은 제1 기판 베이스(110)의 상면 및 하면을 덮는 제1 솔더 레지스트층(130)을 더 포함할 수 있다. 제1 솔더 레지스트층(130)은 복수의 제1 상면 패드(126U)를 노출시키며 제1 기판 베이스(110)의 상면을 덮는 제1 상면 솔더 레지스트층(132)과 및 복수의 제1 하면 패드(126L)를 노출시키며 제1 기판 베이스(110)의 하면을 덮는 제1 하면 솔더 레지스트층(134)을 포함할 수 있다.
복수의 제1 하면 패드(126L) 중 적어도 일부개에는 복수의 외부 연결 단자(150)가 부착될 수 있다. 복수의 외부 연결 단자(150)는 반도체 패키지(1a)를 외부와 전기적으로 연결할 수 있다.
반도체 칩(10)은 서로 반대되는 활성면과 비활성면을 가지는 반도체 기판(12), 반도체 기판(12)의 상기 활성면에 형성되는 반도체 소자(14), 및 반도체 칩(10)의 제1 면에 배치되는 복수의 칩 패드(16)를 포함할 수 있다. 본 명세서에서, 반도체 칩(10)의 제1 면과 반도체 칩(10)의 제2 면은 서로 반대되며, 반도체 칩(10)의 제2 면은 반도체 기판(12)의 상기 비활성면을 의미한다. 반도체 기판(12)의 상기 활성면은 반도체 칩(10)의 제1 면에 매우 인접하므로, 반도체 기판(12)의 상기 활성면과 반도체 칩(10)의 제1 면을 별도로 구분하는 도시는 생략하였다.
일부 실시 예에서, 반도체 칩(10)은 제1 면이 제1 패키지 기판(100)을 향하는 페이스 다운(face down) 배치를 가지며, 제1 패키지 기판(100)의 상면에 부착될 수 있다. 이 경우, 반도체 칩(10)의 제1 면은 반도체 칩(10)의 하면이라 호칭할 수 있고, 반도체 칩(10)의 제2 면은 반도체 칩(10)의 상면이라 호칭할 수 있다. 예를 들면, 반도체 칩(10)의 복수의 칩 패드(16)와 제1 패키지 기판(100)의 복수의 제1 상면 패드(126U) 중 일부개 사이에는 복수의 칩 연결 부재(18)가 개재될 수 있다. 예를 들면, 칩 연결 부재(18)는 솔더 볼, 또는 마이크로 범프일 수 있다. 반도체 칩(10)과 제1 패키지 기판(100)은 복수의 칩 연결 부재(18)를 통하여 전기적으로 연결될 수 있다.
일부 실시 예에서, 반도체 칩(10)의 하면과 제1 패키지 기판(100)의 상면 사이에는 언더필층(90)이 개재될 수 있다. 언더필층(90)은 복수의 칩 연결 부재(18)를 감쌀 수 있다. 언더필층(90)은 예를 들면, 모세관 언더필 방법에 의하여 형성된 수지 물질로 이루어질 수 있다.
본 명세서에서 특별한 언급이 없는 한, 상면이란 도면에서 상측을 향하는 면을 의미하고, 하면이란 도면에서 하측을 향하는 면을 지칭한다.
일부 실시 예에서, 반도체 패키지(1a)는 패키지 온 패키지(package on package, PoP) 형태의 반도체 패키지의 하부 패키지일 수 있으며, 이 경우, 반도체 칩(10), 반도체 기판(12), 반도체 소자(14), 칩 패드(16), 및 칩 연결 부재(18) 각각은 제1 반도체 칩(10), 제1 반도체 기판(12), 제1 반도체 소자(14), 제1 칩 패드(16), 및 제1 칩 연결 부재(18) 또는 하부 반도체 칩(10), 하부 반도체 기판(12), 하부 반도체 소자(14), 하부 칩 패드(16), 및 하부 칩 연결 부재(18)라고 호칭할 수 있다.
반도체 기판(12)은 예를 들면, 실리콘(Si, silicon) 또는 저마늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(12)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 반도체 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 반도체 기판(12)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(12)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(14)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(12)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(14)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(12)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 반도체 칩(10)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 다른 일부 실시 예에서, 반도체 칩(10)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 상기 플래시 메모리는, 예를 들면 낸드(NAND) 플래시 메모리, 또는 브이낸드(V-NAND) 플래시 메모리일 수 있다. 일부 실시 예에서, 반도체 칩(10)은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩일 수 있다.
일부 실시 예에서, 반도체 패키지(1a)는 제1 패키지 기판(100)의 하면에 부착되는 보조 칩(20)을 더 포함할 수 있다. 보조 칩(20)은 반도체 칩(10)과는 다른 종류의 반도체 칩일 수 있다. 본 명세서에서, 보조 칩(20)과 구분을 명확히 위하여, 반도체 칩(10)을 메인 반도체 칩(10)이라 호칭할 수도 있다. 보조 칩(20)은 메인 반도체 칩(10)보다 작은 수평 폭 및 작은 수평 면적을 가지며, 메인 반도체 칩(10)의 동작을 보조하기 위한 반도체 칩일 수 있다. 예를 들면, 보조 칩(20)은 실리콘 커패시터, 컨트롤러 칩, 또는 메모리 반도체 칩일 수 있으나, 이에 제한되지 않는다.
일부 실시 예에서, 메인 반도체 칩(10)이 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩인 경우, 보조 칩(20)은 실리콘 커패시터일 수 있다.
다른 일부 실시 예에서, 메인 반도체 칩(10)이 플래시 메모리와 같은 비휘발성 메모리 반도체 칩인 경우, 보조 칩(20)은 내부에 제어부가 내장된 컨트롤러 칩일 수 있다. 상기 제어부는 메인 반도체 칩(10)에 저장된 데이터에 대한 액세스를 제어할 수 있다. 즉, 상기 제어부는 외부 호스트의 제어 명령에 따라 메인 반도체 칩(10), 예컨대 플래시 메모리 등의 쓰기/읽기 동작을 제어할 수 있다. 상기 제어부는 상기 비휘발성 메모리 반도체 칩을 위하여, 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
또 다른 일부 실시 예에서, 메인 반도체 칩(10)이 메모리 반도체 칩인 경우, 보조 칩(20)은 메인 반도체 칩(10)과 용량 및/또는 동작 속도가 다른 메모리 반도체 칩일 수 있다. 예를 들면, 보조 칩(20)은 버퍼 기능을 수행하는 메모리 반도체 칩일 수 있다.
보조 칩(20)은 적어도 2개의 보조 칩 단자(22)를 가질 수 있다. 보조 칩(20)은, 복수의 제1 하면 패드(126L) 중 일부개와 적어도 2개의 보조 칩 단자(22) 사이에 개재되는 연결 솔더부(152)를 통하여 전기적으로 연결될 수 있다. 복수의 제1 하면 패드(126L) 중 다른 일부개에는 복수의 외부 연결 단자(150)가 부착될 수 있다.
제2 패키지 기판(200)은, 제1 패키지 기판(100) 상에서 반도체 칩(10)을 덮을 수 있다. 제2 패키지 기판(200)은 수직 방향으로 반도체 칩(10)과 이격될 수 있다. 일부 실시 예에서, 제2 패키지 기판(200)은 인쇄회로기판일 수 있다. 예를 들면, 제2 패키지 기판(200)은 멀티 레이어 인쇄 회로 기판일 수 있다. 다른 일부 실시 예에서, 제2 패키지 기판(200)은 재배선 라인, 재배선 비아, 그리고 상기 재배선 라인과 상기 재배선 비아를 감싸는 재배선 절연층을 포함하는 재배선 구조물일 수 있다.
제2 패키지 기판(200)은, 제2 기판 베이스(210), 그리고 제2 기판 베이스(210)의 상면 및 하면에 배치되는 복수의 제2 배선 패턴(222) 및 제2 기판 베이스(210)의 적어도 일부분을 관통하는 복수의 제2 기판 비아(224)로 이루어지는 제2 배선 구조물(220)을 포함할 수 있다. 일부 실시 예에서, 제2 패키지 기판(200)은 복수의 제2 기판 베이스(210)가 적층 구조를 이룰 수 있고, 복수의 제2 배선 패턴(222)은 복수의 제2 기판 베이스 각각의 상면 및/또는 하면에 배치되는 수 있다. 복수의 제2 배선 패턴(222) 중 일부개는 제2 패키지 기판(200)의 상면에 배치되는 제2 상면 패드(226U)일 수 있고, 다른 일부개는 제2 패키지 기판(200)의 하면에 배치되는 제2 하면 패드(226L)일 수 있다. 복수의 제2 상면 패드(226U) 및 복수의 제2 하면 패드(226L) 중, 서로 대응되는 제2 상면 패드(226U)와 제2 하면 패드(226L)는 복수의 제2 기판 비아(224) 중 일부를 통하여 전기적으로 연결되거나, 복수의 제2 배선 패턴(222) 중 일부 및 복수의 제2 기판 비아(224) 중 일부를 통하여 전기적으로 연결될 수 있다.
일부 실시 예에서, 제2 패키지 기판(200)은 제2 기판 베이스(210)의 상면 및 하면을 덮는 제2 솔더 레지스트층(230)을 더 포함할 수 있다. 제2 솔더 레지스트층(230)은 복수의 제2 상면 패드(226U)를 노출시키며 제2 기판 베이스(210)의 상면을 덮는 제2 상면 솔더 레지스트층(232) 및 복수의 제2 하면 패드(226L)를 노출시키며 제2 기판 베이스(210)의 하면을 덮는 제2 하면 솔더 레지스트층(234)을 포함할 수 있다.
제2 패키지 기판(200), 제2 기판 베이스(210), 제2 배선 구조물(220), 및 제2 솔더 레지스트층(230) 각각은, 제1 패키지 기판(100), 제1 기판 베이스(110), 제1 배선 구조물(120), 및 제1 솔더 레지스트층(130) 각각과 대체로 유사한 바, 중복되는 설명은 생략하도록 한다.
일부 실시 예에서, 제1 패키지 기판(100)의 수평 폭 및 수평 면적은, 제2 패키지 기판(200)의 수평 폭 및 수평 면적과 동일한 값을 가질 수 있다.
일부 실시 예에서, 제2 패키지 기판(200)이 가지는 배선 레이어의 개수는, 제1 패키지 기판(100)이 가지는 배선 레이어의 개수보다 적을 수 있다. 본 명세서에서, 배선 레이어란, 동일 평면 상에 전기적 경로를 형성하는 회로 배선을 가지는 곳을 의미한다. 도 1a에는 제1 패키지 기판(100)이 3개의 배선 레이어를 가지고, 제2 패키지 기판(200)이 2개의 배선 레이어를 가지는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다.
봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10)을 감쌀 수 있다. 봉지재(70)는 제1 패키지 기판(100)의 상면 및 제2 패키지 기판(200)의 하면을 덮을 수 있다. 일부 실시 예에서, 봉지재(70)는, 반도체 칩(10)과 제2 패키지 기판(200)이 서로 이격되도록, 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다. 봉지재(70)는 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함하는 몰딩 부재일 수 있다.
일부 실시 예에서, 제1 패키지 기판(100), 제2 패키지 기판(200), 및 봉지재(70) 각각의 가장자리는 수직 방향으로 서로 정렬될 수 있다.
제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에는, 봉지재(70)를 관통하는 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)이 개재될 수 있다. 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)은 반도체 칩(10)과 수평 방향으로 이격되도록 배치될 수 있다.
복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)은, 복수의 제1 상면 패드(126U)와 복수의 제2 하면 패드(226L) 사이를 연결할 수 있다. 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)의 상면은 복수의 제2 하면 패드(226L)와 접하고, 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)의 하면은 복수의 제1 상면 패드(126U)와 접할 수 있다.
복수의 금속 코어 구조체(50) 각각은, 금속 코어 볼(52), 및 금속 코어 볼(52)을 감싸는 솔더 층(56)을 포함할 수 있다. 일부 실시 예에서, 복수의 금속 코어 구조체(50) 각각은 금속 코어 볼(52)과 솔더 층(56) 사이에 개재되는 배리어층(54)을 더 포함할 수 있다. 복수의 금속 코어 구조체(50) 각각과 연결되는 제1 상면 패드(126U)와 제2 하면 패드(226L)는 솔더 층(56)과 접할 수 있다. 예를 들면, 금속 코어 볼(52)은 구리(Cu), 알루미늄(Al), 텅스텐(W) 등과 같은 금속, 또는 이들 금속의 합금으로 이루어질 수 있다. 일부 실시 예에서, 금속 코어 볼(52)은 구리로 이루어질 수 있다. 예를 들면, 배리어층(54)은 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 망간(Mn), 코발트(Co) 등과 같은 금속, 이들 금속의 합금, 또는 이 금속의 도전성 질화물로 이루어질 수 있다. 일부 실시 예에서, 배리어층(54)은 니켈로 이루어질 수 있다. 예를 들면, 솔더 층(56)은 도전성 솔더로 이루어질 수 있다. 예를 들면, 솔더 층(56)은 Sn, Bi, Ag, Zn 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
복수의 솔더 볼(60)은 도전성 솔더로 이루어질 수 있다. 예를 들면, 복수의 솔더 볼(60)은 Sn, Bi, Ag, Zn 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다
복수의 금속 코어 구조체(50) 각각은, 제1 수평 폭(W1)을 가질 수 있고, 복수의 솔더 볼(60) 각각은 제2 수평 폭(W2)을 가질 수 있다. 제1 수평 폭(W1)은 제2 수평 폭(W2)보다 큰 값을 가질 수 있다. 예를 들면, 제1 수평 폭(W1)은 약 100㎛ 내지 약 400㎛일 수 있고, 제2 수평 폭(W2)은, 제1 수평 폭(W1)보다 작되 약 55㎛ 내지 약 220㎛일 수 있다. 복수의 금속 코어 구조체(50)와 복수의 솔더 볼(60)은 대체로 동일한 수직 높이를 가질 수 있다. 복수의 금속 코어 구조체(50)와 복수의 솔더 볼(60)의 수직 높이는 대체로 제1 수평 폭(W1)과 동일하거나 다소 큰 값을 가질 수 있다. 예를 들면, 복수의 금속 코어 구조체(50)와 복수의 솔더 볼(60)의 수직 높이는, 약 100㎛ 내지 약 440㎛일 수 있다.
일부 실시 예에서, 금속 코어 볼(52)은 최대 수평 폭과 최대 수직 높이가 대체로 동일한 구 형상을 가질 수 있다. 예를 들면, 구 형상을 가지는 금속 코어 볼(52)의 직경은 약 90㎛ 내지 약 360㎛일 수 있다. 배리어층(54)은, 금속 코어 볼(52)의 표면을 대체로 일정한 두께를 가지며 컨포멀하게 덮을 수 있다. 예를 들면, 배리어층(54)의 두께는 약 0.5㎛ 내지 약 5㎛일 수 있다. 솔더 층(56)은 약 10㎛ 내지 약 40㎛의 두께를 가지며 배리어층(54)을 덮을 수 있다. 금속 코어 볼(52)이 최대 수평 폭을 가지는 부분에서 수평 방향으로 솔더 층(56)의 두께는, 금속 코어 볼(52)의 상단 및 하단의 부분에서 수직 방향으로 솔더 층(56)의 두께보다 작은 값을 가질 수 있다. 즉, 수직 방향으로 금속 코어 구조체(50)의 중간 부분에서 수평 방향으로 솔더 층(56)의 두께는, 금속 코어 구조체(50)의 상단 및 하단 부분에서 수직 방향으로 솔더 층(56)의 두께보다 작은 값을 가질 수 있다.
복수의 금속 코어 구조체(50)는, 복수의 제2 상면 패드(226U)와 수직 방향으로 중첩되지 않을 수 있다. 복수의 제2 상면 패드(226U)는, 복수의 금속 코어 구조체(50)와 수직 방향으로 중첩되지 않는 제2 패키지 기판(200)의 상면의 부분에 배치될 수 있다.
복수의 솔더 볼(60) 중 일부개는, 복수의 제2 상면 패드(226U)와 수직 방향으로 중첩될 수 있다. 복수의 제2 상면 패드(226U) 중 일부개는, 복수의 솔더 볼(60)과 수직 방향으로 중첩되는 제2 패키지 기판(200)의 상면의 부분에 배치될 수 있다. 예를 들면, 복수의 제2 상면 패드(226U) 중 일부개는 복수의 솔더 볼(60)과 수직 방향으로 중첩되는 제2 패키지 기판(200)의 상면의 부분에 배치될 수 있고, 다른 일부개는 복수의 솔더 볼(60)과 수직 방향으로 중첩되지 않는 제2 패키지 기판(200)의 상면의 부분에 배치될 수 있다. 일부 실시 예에서, 복수의 제2 상면 패드(226U) 중 어느 하나는 수직 방향으로 복수의 솔더 볼(60)과 수직 방향으로 중첩되는 제2 패키지 기판(200)의 상면의 부분 및 중첩되지 않는 제2 패키지 기판(200)의 상면의 부분에 걸쳐서 배치될 수 있다.
제2 패키지 기판(200)을 설계할 때, 복수의 제2 상면 패드(226U)를 복수의 솔더 볼(60)과 수직 방향으로 중첩되지는 여부는 고려하지 않고 복수의 금속 코어 구조체(50)와 수직 방향으로 중첩되지 않는 부분에 배치할 수 있다. 따라서 복수의 제2 상면 패드(226U)는 복수의 금속 코어 구조체(50)와 수직 방향으로 모두 중첩되지 않을 수 있고, 복수의 제2 상면 패드(226U) 각각은 복수의 솔더 볼(60)과 수직 방향으로 중첩될 수도 있고, 중첩되지 않을 수도 있다.
본 발명에 따른 반도체 패키지(1a)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에, 금속 코어 볼(52)을 각각 가지는 복수의 금속 코어 구조체(50)가 개재되어, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때 열이 가해지거나 열과 압력이 함께 가해져도 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 간격을 복수의 금속 코어 구조체(50)가 유지시켜주므로, 반도체 패키지(1a)의 구조적 신뢰성이 향상될 수 있다.
도 2a 내지 도 2d를 참조하면, 복수의 금속 코어 구조체(50)가 평면적으로 대칭을 이루며 배치되므로 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때, 제2 패키지 기판(200)에 기울어짐(tilt)이 발생하는 것을 방지하여, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
그리고 복수의 제2 상면 패드(226U)가 복수의 금속 코어 구조체(50)와 수직 방향으로 중첩되지 않는 부분에 배치되므로, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때, 및/또는 봉지재(70)가 형성될 때 압력이 가해져도, 상대적으로 단단한 금속 코어 볼(52)을 각각 가지는 복수의 금속 코어 구조체(50) 상에 복수의 제2 상면 패드(226U)가 배치되지 않으므로, 복수의 제2 상면 패드(226U)가 주름(wrinkle)지는 것을 방지할 수 있다. 따라서 복수의 제2 상면 패드(226U)에 연결되는 상부 패키지와의 전기적 연결의 신뢰성이 향상될 수 있다.
도 1b를 참조하면, 반도체 패키지(1b)는 제1 패키지 기판(100), 제1 패키지 기판(100) 상에 부착되는 반도체 칩(10), 반도체 칩(10)을 덮는 제2 패키지 기판(200)을 포함한다. 일부 실시 예에서, 반도체 패키지(1b)는 제1 패키지 기판(100)의 하면에 부착되는 보조 칩(20)을 더 포함할 수 있다.
봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10)을 감쌀 수 있다. 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에는, 봉지재(70)를 관통하는 복수의 금속 코어 구조체(50a) 및 복수의 솔더 볼(60)이 개재될 수 있다. 복수의 금속 코어 구조체(50a) 및 복수의 솔더 볼(60)은 반도체 칩(10)과 수평 방향으로 이격될 수 있다.
복수의 금속 코어 구조체(50a) 및 복수의 솔더 볼(60)은, 복수의 제1 상면 패드(126U)와 복수의 제2 하면 패드(226L) 사이를 연결할 수 있다. 복수의 금속 코어 구조체(50a) 및 복수의 솔더 볼(60)의 상면은 복수의 제2 하면 패드(226L)와 접하고, 복수의 금속 코어 구조체(50a) 및 복수의 솔더 볼(60)의 하면은 복수의 제1 상면 패드(126U)와 접할 수 있다.
복수의 금속 코어 구조체(50a) 각각은, 금속 코어 볼(52a), 및 금속 코어 볼(52a)을 감싸는 솔더 층(56a)을 포함할 수 있다. 일부 실시 예에서, 복수의 금속 코어 구조체(50a) 각각은 금속 코어 볼(52a)과 솔더 층(56a) 사이에 개재되는 배리어층(54a)을 더 포함할 수 있다. 금속 코어 볼(52a), 배리어층(54a), 및 솔더 층(56a)은 도 1a에서 설명한 금속 코어 볼(52), 배리어층(54), 및 솔더 층(56)과 대체로 유사한 바, 중복되는 설명은 생략하도록 한다.
복수의 금속 코어 구조체(50a) 각각은, 제1 수평 폭(W1a)을 가질 수 있고, 복수의 솔더 볼(60) 각각은 제2 수평 폭(W2)을 가질 수 있다. 제1 수평 폭(W1a)은 제2 수평 폭(W2)보다 큰 값을 가질 수 있다. 예를 들면, 제1 수평 폭(W1a)은 약 70㎛ 내지 약 360㎛일 수 있고, 제2 수평 폭(W2)은, 제1 수평 폭(W1a)보다 작되 약 55㎛ 내지 약 220㎛일 수 있다. 복수의 금속 코어 구조체(50a)와 복수의 솔더 볼(60)은 대체로 동일한 수직 높이를 가질 수 있다.
일부 실시 예에서, 금속 코어 볼(52a)은 최대 수평 폭보다 최대 수직 높이가 큰 값을 가지는 럭비 공 형상을 가질 수 있다. 예를 들면, 럭비 공 형상을 가지는 금속 코어 볼(52a)의 장축 직경은 약 90㎛ 내지 약 360㎛일 수 있고, 단축 직경은 약 60㎛ 내지 약 320㎛일 수 있다. 배리어층(54a)은, 금속 코어 볼(52a)의 표면을 대체로 일정한 두께를 가지며 컨포멀하게 덮을 수 있다. 예를 들면, 배리어층(54a)의 두께는 약 0.5㎛ 내지 약 5㎛일 수 있다. 솔더 층(56a)은 약 10㎛ 내지 약 40㎛의 두께를 가지며 배리어층(54a)을 덮을 수 있다. 금속 코어 볼(52a)이 최대 수평 폭을 가지는 부분에서 수평 방향으로 솔더 층(56a)의 두께는, 금속 코어 볼(52a)의 상단 및 하단의 부분에서 수직 방향으로 솔더 층(56a)의 두께보다 작은 값을 가질 수 있다. 즉, 수직 방향으로 금속 코어 구조체(50a)의 중간 부분에서 수평 방향으로 솔더 층(56a)의 두께는, 금속 코어 구조체(50a)의 상단 및 하단 부분에서 수직 방향으로 솔더 층(56a)의 두께보다 작은 값을 가질 수 있다.
복수의 금속 코어 구조체(50a)는, 복수의 제2 상면 패드(226U)와 수직 방향으로 중첩되지 않을 수 있다. 복수의 제2 상면 패드(226U)는, 복수의 금속 코어 구조체(50a)와 수직 방향으로 중첩되지 않는 제2 패키지 기판(200)의 상면의 부분에 배치될 수 있다. 복수의 솔더 볼(60) 중 일부개는, 복수의 제2 상면 패드(226U)와 수직 방향으로 중첩될 수 있다.
제2 패키지 기판(200)을 설계할 때, 복수의 제2 상면 패드(226U)를 복수의 솔더 볼(60)과 수직 방향으로 중첩되지는 여부는 고려하지 않고 복수의 금속 코어 구조체(50a)와 수직 방향으로 중첩되지 않는 부분에 배치할 수 있다. 따라서 복수의 제2 상면 패드(226U)는 복수의 금속 코어 구조체(50a)와 수직 방향으로 모두 중첩되지 않을 수 있고, 복수의 제2 상면 패드(226U) 각각은 복수의 솔더 볼(60)과 수직 방향으로 중첩될 수도 있고, 중첩되지 않을 수도 있다.
본 발명에 따른 반도체 패키지(1b)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에, 금속 코어 볼(52a)을 각각 가지는 복수의 금속 코어 구조체(50a)가 개재되어, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때 압력이 가해져도 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 간격을 복수의 금속 코어 구조체(50a)가 유지시켜줄 수 있어, 반도체 패키지(1a)의 구조적 신뢰성이 향상될 수 있다.
도 2a 내지 도 2d를 참조하면, 복수의 금속 코어 구조체(50a)가 평면적으로 대칭을 이루며 배치되므로 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때, 제2 패키지 기판(200)이 기울어짐(tilt)이 발생하는 것을 방지하여, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
그리고 복수의 제2 상면 패드(226U)가 복수의 금속 코어 구조체(50a)와 수직 방향으로 중첩되지 않는 부분에 배치되므로, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때 압력이 가해져도, 상대적으로 단단한 금속 코어 볼(52a)을 각각 가지는 복수의 금속 코어 구조체(50a) 상에 복수의 제2 상면 패드(226U)가 배치되지 않으므로, 복수의 제2 상면 패드(226U)가 주름지는 것을 방지할 수 있다. 따라서 복수의 제2 상면 패드(226U)에 연결되는 상부 패키지와의 전기적 연결의 신뢰성이 향상될 수 있다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 패키지의 주요 구성 요소의 평면 배치를 나타내는 평면 레이아웃도들이다. 도 2a 내지 도 2d에 보이는 반도체 패키지(2a, 2b, 2c, 2d)는 도 1a에 보인 반도체 패키지(1a) 또는 도 1b에 보인 반도체 패키지(1b)일 수 있으며, 도 2a 내지 도 2d에 대한 내용 중, 도 1a 및 도 1b와 중복되는 설명은 생략될 수 있다.
도 2a를 참조하면, 반도체 패키지(2a)는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)를 포함하는 제2 패키지 기판(200), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다. 도 2a에는 도시의 편의성을 위하여, 제1 패키지 기판(100)은 가장자리만을 도시하였고, 제2 패키지 기판(200)은 가장자리 및 복수의 제2 상면 패드(226U)만을 도시하였다.
봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)을 감쌀 수 있다.
평면적으로, 반도체 칩(10)은 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분에 배치될 수 있고, 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)은, 반도체 칩(10)과 이격되며 반도체 칩(10)의 주위를 따라서 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가장자리에 인접한 부분에 배치될 수 있다. 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60) 각각은 서로 이격될 수 있다.
일부 실시 예에서, 복수의 금속 코어 구조체(50)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 가장자리 중, 서로 반대되는 2개의 가장자리에 인접하는 부분에는 배치되고, 서로 반대되는 다른 2개의 가장자리에 인접하는 부분에는 배치되지 않을 수 있다.
제1 패키지 기판(100)의 4개의 가장자리 중 서로 반대되는 2개의 가장자리는 이에 대응되는 반도체 칩(10)의 4개의 가장자리 중 서로 반대되는 2개의 가장자리와 평면적으로 제1 거리(D1)를 가지며 이격될 수 있고, 제1 패키지 기판(100)의 4개의 가장자리 중 서로 반대되는 다른 2개의 가장자리는 이에 대응되는 반도체 칩(10)의 4개의 가장자리 중 서로 반대되는 다른 2개의 가장자리와 평면적으로 제2 거리(D2)를 가지며 이격될 수 있다. 일부 실시 예에서, 제1 거리(D1)는 제2 거리(D2)보다 큰 값을 가질 수 있다.
일부 실시 예에서, 복수의 금속 코어 구조체(50)는, 상대적으로 큰 제1 거리(D1)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 2개의 가장자리 사이에 배치될 수 있고, 상대적으로 작은 제2 거리(D2)를 가지며 이격되는 제1 패키지 기판(100)의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 반도체 칩(10)의 서로 반대되는 다른 2개의 가장자리 사이에는 배치되지 않을 수 있다. 복수의 솔더 볼(60)은 복수의 금속 코어 구조체(50)가 배치되지 않은 제1 패키지 기판(100)의 가장자리와 반도체 칩(10)의 가장자리 사이의 부분에 배치될 수 있다.
복수의 금속 코어 구조체(50) 각각은, 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다.
복수의 금속 코어 구조체(50)는 복수개의 코어 구조체 그룹(50G1a, 50G2a, 50G3a, 50G4a)을 이룰 수 있다. 복수개의 코어 구조체 그룹(50G1a, 50G2a, 50G3a, 50G4a) 각각은 적어도 2개의 금속 코어 구조체(50)를 포함할 수 있다. 복수개의 코어 구조체 그룹(50G1a, 50G2a, 50G3a, 50G4a) 중 하나의 코어 구조체 그룹이 포함하는 인접하는 2개의 금속 코어 구조체(50) 사이의 이격거리는, 복수개의 코어 구조체 그룹(50G1a, 50G2a, 50G3a, 50G4a) 중 서로 다른 코어 구조체 그룹에 배치되는 2개의 금속 코어 구조체(50) 사이의 이격거리보다 작을 수 있다.
일부 실시 예에서, 복수의 금속 코어 구조체(50)는 4개의 코어 구조체 그룹, 즉 제1 코어 구조체 그룹(50G1a), 제2 코어 구조체 그룹(50G2a), 제3 코어 구조체 그룹(50G3a), 및 제4 코어 구조체 그룹(50G4a)을 이룰 수 있다. 제1 내지 제4 코어 구조체 그룹(50G1a, 50G2a, 50G3a, 50G4a)은 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다. 예를 들면, 제1 코어 구조체 그룹(50G1a)과 제3 코어 구조체 그룹(50G3a), 그리고 제2 코어 구조체 그룹(50G2a)과 제4 코어 구조체 그룹(50G4a) 각각이 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다.
복수의 금속 코어 구조체(50)와 복수의 제2 상면 패드(226U)는 수직 방향으로 서로 중첩되지 않을 수 있다.
복수의 솔더 볼(60) 중 일부개는, 복수의 제2 상면 패드(226U) 중 적어도 하나와 수직 방향으로 중첩될 수 있고, 복수의 제2 상면 패드(226U) 중 나머지는 복수의 솔더 볼(60)과 수직 방향으로 중첩되지 않을 수 있다.
도 2b를 참조하면, 반도체 패키지(2b)는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)를 포함하는 제2 패키지 기판(200), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)을 감쌀 수 있다.
평면적으로, 반도체 칩(10)은 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분에 배치될 수 있고, 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)은, 반도체 칩(10)과 이격되며 반도체 칩(10)의 주위를 따라서 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가장자리에 인접한 부분에 배치될 수 있다. 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60) 각각은 서로 이격될 수 있다.
일부 실시 예에서, 복수의 금속 코어 구조체(50)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 모서리에 인접하는 부분에 배치될 수 있다. 복수의 솔더 볼(60)은 복수의 금속 코어 구조체(50)가 배치되지 않은 제1 패키지 기판(100)의 가장자리와 반도체 칩(10)의 가장자리 사이의 부분에 배치될 수 있다.
복수의 금속 코어 구조체(50) 각각은, 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다.
복수의 금속 코어 구조체(50)는 복수개의 코어 구조체 그룹(50G1b, 50G2b, 50G3b, 50G4b)을 이룰 수 있다. 복수개의 코어 구조체 그룹(50G1b, 50G2b, 50G3b, 50G4b) 각각은 적어도 2개의 금속 코어 구조체(50)를 포함할 수 있다. 복수개의 코어 구조체 그룹(50G1b, 50G2b, 50G3b, 50G4b) 중 하나의 코어 구조체 그룹이 포함하는 인접하는 2개의 금속 코어 구조체(50) 사이의 이격거리는, 복수개의 코어 구조체 그룹(50G1b, 50G2b, 50G3b, 50G4b) 중 서로 다른 코어 구조체 그룹에 배치되는 2개의 금속 코어 구조체(50) 사이의 이격거리보다 작을 수 있다.
일부 실시 예에서, 복수의 금속 코어 구조체(50)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 모서리 각각에 인접하는 부분에 배치되는 4개의 코어 구조체 그룹, 즉 제1 코어 구조체 그룹(50G1b), 제2 코어 구조체 그룹(50G2b), 제3 코어 구조체 그룹(50G3b), 및 제4 코어 구조체 그룹(50G4b)을 이룰 수 있다. 제1 내지 제4 코어 구조체 그룹(50G1b, 50G2b, 50G3b, 50G4b)은 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다. 예를 들면, 제1 코어 구조체 그룹(50G1b)과 제3 코어 구조체 그룹(50G3b), 그리고 제2 코어 구조체 그룹(50G2b)과 제4 코어 구조체 그룹(50G4b) 각각이 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다.
복수의 금속 코어 구조체(50)와 복수의 제2 상면 패드(226U)는 수직 방향으로 서로 중첩되지 않을 수 있다.
복수의 솔더 볼(60) 중 일부개는, 복수의 제2 상면 패드(226U) 중 적어도 하나와 수직 방향으로 중첩될 수 있고, 복수의 제2 상면 패드(226U) 중 나머지는 복수의 솔더 볼(60)과 수직 방향으로 중첩되지 않을 수 있다.
도 2c를 참조하면, 반도체 패키지(2c)는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)를 포함하는 제2 패키지 기판(200), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)을 감쌀 수 있다.
평면적으로, 반도체 칩(10)은 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분에 배치될 수 있고, 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)은, 반도체 칩(10)과 이격되며 반도체 칩(10)의 주위를 따라서 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가장자리에 인접한 부분에 배치될 수 있다. 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60) 각각은 서로 이격될 수 있다.
일부 실시 예에서, 복수의 금속 코어 구조체(50)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 모서리에 인접하는 부분, 그리고 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 가장자리 중, 서로 반대되는 2개의 가장자리에 인접하는 부분에 배치될 수 있다.
복수의 금속 코어 구조체(50) 각각은, 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다.
복수의 금속 코어 구조체(50)는 복수개의 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c, 50G5c, 50G6c)을 이룰 수 있다. 복수개의 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c, 50G5c, 50G6c) 각각은 적어도 2개의 금속 코어 구조체(50)를 포함할 수 있다. 복수개의 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c, 50G5c, 50G6c) 중 하나의 코어 구조체 그룹이 포함하는 인접하는 2개의 금속 코어 구조체(50) 사이의 이격거리는, 복수개의 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c, 50G5c, 50G6c) 중 서로 다른 코어 구조체 그룹에 배치되는 2개의 금속 코어 구조체(50) 사이의 이격거리보다 작을 수 있다.
일부 실시 예에서, 복수의 금속 코어 구조체(50)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 모서리 각각에 인접하는 부분에 배치되는 4개의 코어 구조체 그룹, 즉 제1 코어 구조체 그룹(50G1c), 제2 코어 구조체 그룹(50G2c), 제3 코어 구조체 그룹(50G3c), 및 제4 코어 구조체 그룹(50G4c), 그리고 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 가장자리 중, 서로 반대되는 2개의 가장자리에 인접하는 부분에 배치되는 적어도 2개의 코어 구조체 그룹, 즉 제5 코어 구조체 그룹(50G5c) 및 제6 코어 구조체 그룹(50G6c)을 이룰 수 있다. 제1 내지 제6 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c, 50G5c, 50G6c)은 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다. 예를 들면, 제1 코어 구조체 그룹(50G1c)과 제3 코어 구조체 그룹(50G3c), 제2 코어 구조체 그룹(50G2c)과 제4 코어 구조체 그룹(50G4c), 그리고 제5 코어 구조체 그룹(50G5c) 및 제6 코어 구조체 그룹(50G6c) 각각이 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루도록 배치될 수 있다.
복수의 금속 코어 구조체(50)와 복수의 제2 상면 패드(226U)는 수직 방향으로 서로 중첩되지 않을 수 있다.
복수의 솔더 볼(60) 중 일부개는, 복수의 제2 상면 패드(226U) 중 적어도 하나와 수직 방향으로 중첩될 수 있고, 복수의 제2 상면 패드(226U) 중 나머지는 복수의 솔더 볼(60)과 수직 방향으로 중첩되지 않을 수 있다.
도 2c에는 복수의 금속 코어 구조체(50)가 6개의 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c, 50G5c, 50G6c)을 이루는 것으로 도시되었으나, 이제 한정되지 않는다. 예를 들면, 복수의 금속 코어 구조체(50)는 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 모서리 각각에 인접하는 부분에 배치되는 4개의 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c), 그리고 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 4개의 가장자리 각각에 인접하여 배치되는 적어도 하나의 코어 구조체 그룹을 이룰 수 있다. 예를 들면, 반도체 패키지(2c)는 4개와 2의 배수의 합, 즉, 6개, 8개, 10개, 12개 등의 코어 구조체 그룹을 포함할 수 있다.
도 2d를 참조하면, 반도체 패키지(2d)는 보조 코어 구조체 그룹(50G7c)을 더 포함할 수 있다. 보조 코어 구조체 그룹(50G7c)을 이루는 적어도 2개의 금속 코어 구조체(50) 각각은 보조 금속 코어 구조체라 호칭할 수 있다. 보조 코어 구조체 그룹(50G7c) 및 이를 이루는 적어도 2개의 보조 금속 코어 구조체(50)는, 코어 구조체 그룹(50G1c, 50G2c, 50G3c, 50G4c, 50G5c, 50G6c) 및 이를 이루는 금속 코어 구조체(50)들과 평면적으로 제1 패키지 기판(100) 및 제2 패키지 기판(200)의 가운데 부분을 중심으로 점대칭을 이루지 않을 수 있다.
보조 코어 구조체 그룹(50G7c) 및 이를 이루는 적어도 2개의 보조 금속 코어 구조체(50)는, 반도체 패키지(2d) 내에서 부분적으로 구조적 신뢰성을 보강할 필요가 있는 부분에 배치될 수 있다.
별도로 도시하지는 않았으나, 도 2a 내지 도 2c에 보인 반도체 패키지(2a, 2b, 2c)가 적어도 2개의 보조 금속 코어 구조체(50)가 이루는 보조 코어 구조체 그룹(50G7c)을 더 포함하는 것은 당업자에게 자명하다.
도 2a 내지 도 2d에는 반도체 패키지(2a, 2b, 2c, 2d)가 복수의 금속 코어 구조체(50)를 포함하는 것으로 도시되었으나 이에 한정되지 않으며, 복수의 금속 코어 구조체(50) 대신에 도 1b에 보인 복수의 금속 코어 구조체(50a)를 가지는 것은 당업자에게 자명하다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 제1 패키지 기판(100)의 상면 상에 제1 반도체 칩(10)을 부착한다. 예를 들면, 제1 반도체 칩(10)의 복수의 칩 패드(16)에 복수의 칩 연결 부재(18)를 부착한 후, 복수의 칩 연결 부재(18)를 제1 패키지 기판(100)의 복수의 제1 상면 패드(126U) 중 일부개에 부착하여, 제1 반도체 칩(10)을 제1 패키지 기판(100) 상에 부착할 수 있다. 제1 반도체 칩(10)과 제1 패키지 기판(100) 사이에는 언더필층(90)을 형성할 수 있다. 언더필층(90)은 모세관 언더필 방법에 의하여 제1 반도체 칩(10)과 제1 패키지 기판(100) 사이에 수지 물질을 주입하여 형성할 수 있다. 언더필층(90)은, 제1 반도체 칩(10)과 제1 패키지 기판(100) 사이를 채우며 복수의 칩 연결 부재(18)를 감싸도록 형성될 수 있다.
복수의 제1 하면 패드(126L) 중 적어도 일부개에는 복수의 외부 연결 단자(150)를 부착한다. 일부 실시 예에서, 복수의 외부 연결 단자(150)는 도 1a에 보인 제2 패키지 기판(200) 및 봉지재(70)를 형성한 후에, 제1 패키지 기판(100)의 하면에 부착될 수도 있다.
일부 실시 예에서, 제1 패키지 기판(100)의 하면 상에는 보조 칩(20)을 부착할 수 있다. 적어도 2개의 보조 칩 단자(22)를 가지는 보조 칩(20)은, 적어도 2개의 보조 칩 단자(22)와 복수의 제1 하면 패드(126L) 중 일부개 사이에 연결 솔더부(152)를 개재하여, 제1 패키지 기판(100)에 부착될 수 있다.
도 3b를 참조하면, 복수의 제1 상면 패드(126U) 중 다른 일부개에 복수의 하부 솔더 볼(60L)을 부착한다. 복수의 하부 솔더 볼(60L)은 도전성 솔더로 이루어질 수 있다. 예를 들면, 복수의 하부 솔더 볼(60L)은 Sn, Bi, Ag, Zn 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 복수의 하부 솔더 볼(60L)의 수직 높이는 도 1a에 보인 복수의 솔더 볼(60)의 수직 높이의 1/2보다 다소 큰 값을 가질 수 있다. 예를 들면, 복수의 하부 솔더 볼(60L)의 수직 높이는, 약 55㎛ 내지 약 240㎛일 수 있다.
도 3c를 참조하면, 제2 패키지 기판(200)을 준비한 후, 제2 패키지 기판(200)의 복수의 제2 하면 패드(226L) 중 일부개에 복수의 금속 코어 구조체(50)를 부착하고, 다른 일부개에 복수의 상부 솔더 볼(60U)을 부착한다.
복수의 금속 코어 구조체(50)는 복수의 제2 상면 패드(226U)와 수직 방향으로 중첩되지 않는 복수의 제2 하면 패드(22L) 중 일부개에 부착될 수 있다. 복수의 상부 솔더 볼(60U)이 부착되는 복수의 제2 하면 패드(226L) 중 다른 일부개 중 적어도 일부는 복수의 제2 상면 패드(226U)와 수직 방향으로 중첩될 수 있다.
복수의 상부 솔더 볼(60U)은 도전성 솔더로 이루어질 수 있다. 예를 들면, 복수의 상부 솔더 볼(60U)은 Sn, Bi, Ag, Zn 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 복수의 상부 솔더 볼(60U)의 수직 높이는 도 3b에 보인 복수의 하부 솔더 볼(60L)의 수직 높이와 대체로 동일한 값을 가질 수 있다. 예를 들면, 복수의 상부 솔더 볼(60U)의 수직 높이는, 약 55㎛ 내지 약 240㎛일 수 있다.
도 3d를 참조하면, 복수의 상부 솔더 볼(60U)과 복수의 하부 솔더 볼(60L)이 접하도록, 복수의 금속 코어 구조체(50) 및 복수의 상부 솔더 볼(60U)이 부착된 제2 패키지 기판(200)을, 반도체 칩(10) 및 복수의 하부 솔더 볼(60L)이 부착된 제1 패키지 기판(100) 상에 올려놓는다.
제2 패키지 기판(200)의 하면에 복수의 금속 코어 구조체(50)는 평면적으로 대칭을 이루며 부착되므로, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 올려질 때, 제2 패키지 기판(200)에 기울어짐(tilt)이 발생하지 않을 수 있다.
도 3d 및 도 3e를 참조하면, 복수의 금속 코어 구조체(50)의 솔더 층(56)이 복수의 제1 상면 패드(126U)에 접하여 연결되고, 복수의 상부 솔더 볼(60U)과 복수의 하부 솔더 볼(60L)이 결합되어 복수의 솔더 볼(60)을 형성한다.
복수의 금속 코어 구조체(50)가 제1 상면 패드(126)에 연결되고, 복수의 솔더 볼(60)이 형성되도록, 복수의 금속 코어 구조체(50)의 솔더 층(56), 복수의 상부 솔더 볼(60U) 및 복수의 하부 솔더 볼(60L)이 녹도록 열을 가하거나, 제2 패키지 기판(200)에 압력을 가하면서 열을 함께 가할 수 있다.
복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)은 복수의 제1 상면 패드(126U) 및 복수의 제2 하면 패드(226L) 사이를 연결하도록 형성될 수 있다.
제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에는, 금속 코어 볼(52)을 각각 가지는 복수의 금속 코어 구조체(50)가 개재되므로, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때 열이 가해지거나 열과 압력이 함께 가해져도, 복수의 금속 코어 구조체(50)에 의하여 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 간격이 유지될 수 있다.
이후, 도 1a에 보인 것과 같이 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 감싸는 봉지재(70)를 형성하여, 반도체 패키지(1a)를 형성한다. 일부 실시 예에서, 봉지재(70)를 형성하는 과정 중에 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에는 압력이 가해질 수 있다.
복수의 금속 코어 구조체(50)는 복수의 제2 상면 패드(226U)와 수직 방향으로 중첩되지 않으므로, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 압력이 가해져도, 상대적으로 단단한 금속 코어 볼(52)을 각각 가지는 복수의 금속 코어 구조체(50) 상에 복수의 제2 상면 패드(226U)가 위치되지 않아, 복수의 제2 상면 패드(226U)가 주름(wrinkle)지는 것을 방지할 수 있다.
도 4a 내지 도 4f는 본 발명에 따른 반도체 패키지를 나타내는 단면도들이다. 도 4a 내지 도 4f에서 도 1a 및 도 1b와 동일한 부재 명과 부재 번호는 동일한 부재일 수 있고, 도 4a 내지 도 4f에 대한 내용 중 도 1a 및 도 1b와 중복되는 설명은 생략될 수 있다.
도 4a를 참조하면, 반도체 패키지(3a)는 복수의 제1 상면 패드(126U)와 복수의 제1 하면 패드(126L)를 포함하는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)와 복수의 제2 하면 패드(226L)를 포함하는 제2 패키지 기판(200), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
반도체 패키지(3a)는 도 1a 및 도 1b에 보인 반도체 패키지(1a, 1b)가 가지는 언더필층(90) 대신에 접착층(90a)을 가질 수 있다. 접착층(90a)은 반도체 칩(10)을 감싸도록 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재될 수 있다. 접착층(90a)은, 복수의 칩 연결 부재(18)를 감싸며 제1 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이를 채울 수 있고, 반도체 칩(10)의 측면을 감쌀 수 있고, 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다.
일부 실시 예에서, 접착 층(90a)은 열이 가해지면 부드러워지지만 완전히 용해되거나 녹지않는 상태(예를 들어, b-stage 상태)를 형성할 수 있는 물질을 포함할 수 있다. 일부 실시 예에서, 접착층(90a)은 바인더(binder) 물질 및 경화 물질을 포함할 수 있다. 예를 들어, 접착층(90a)이 포함하는 바인더 물질은 아크릴계 고분자 수지 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 또한, 접착층(90)이 포함하는 경화 물질은 에폭시 수지, 페놀계 경화 수지, 및 페녹시 수지 중 적어도 어느 하나를 포함할 수 있다. 또한, 접착층(90a)은 경화 촉매, 실란 커플링제(silane coupling agent)와 같은 첨가제, 및 실리카(silica)와 같은 충진제를 더 포함할 수도 있다. 일부 실시 예에서, 접착층(90a)은 열이 가해지면 부드러워지지만 완전히 용해되거나 녹지않는 상태를 형성할 수 있는 칩 부착 필름(die attach film, DAF)을 포함할 수 있다.
봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50), 복수의 솔더 볼(60), 및 접착층(90a)을 감쌀 수 있다.
반도체 패키지(3a)는, 열이 가해지면 부드러워지지만 완전히 용해되거나 녹지않는 상태를 형성하는 물질을 포함하는 접착층(90a)을 포함하므로, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 공간에 보이드(void)가 발생하지 않도록 할 수 있다. 따라서 반도체 패키지(3a)의 구조적 신뢰성이 향상될 수 있다.
도 4b를 참조하면, 반도체 패키지(3b)는 복수의 제1 상면 패드(126U)와 복수의 제1 하면 패드(126L)를 포함하는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)와 복수의 제2 하면 패드(226L)를 포함하는 제2 패키지 기판(200), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
반도체 패키지(3b)는, 반도체 칩(10)을 감싸도록 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 접착층(90b)을 포함할 수 있다. 접착층(90b)은, 복수의 칩 연결 부재(18)를 감싸며 제1 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이를 채울 수 있고, 반도체 칩(10)의 측면을 감쌀 수 있고, 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다.
일부 실시 예에서, 접착층(90b)은 제1 패키지 기판(100)으로부터 제2 패키지 기판(200)을 향하여 수평 폭 및 수평 면적이 감소하는 테이퍼(tapered) 형상을 가질 수 있다. 예를 들어, 접착층(90b)은 원뿔대 혹은 사각뿔대의 형상일 수 있다. 또한, 접착층(90b)의 수직 방향의 단면은 윗변의 길이가 아랫변의 길이보다 짧은 사다리꼴 형상일 수 있다. 봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50), 복수의 솔더 볼(60), 및 접착층(90b)을 감쌀 수 있다.
도 4c를 참조하면, 반도체 패키지(3c)는 복수의 제1 상면 패드(126U)와 복수의 제1 하면 패드(126L)를 포함하는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)와 복수의 제2 하면 패드(226L)를 포함하는 제2 패키지 기판(200), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
반도체 패키지(3c)는, 반도체 칩(10)을 감싸도록 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 접착층(90c)을 포함할 수 있다. 접착층(90c)은, 복수의 칩 연결 부재(18)를 감싸며 제1 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이를 채울 수 있고, 반도체 칩(10)의 측면을 감쌀 수 있고, 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다.
일부 실시 예에서, 접착층(90c)은 제1 패키지 기판(100)으로부터 제2 패키지 기판(200)을 향하여 수평 폭 및 수평 면적이 증가하는 테이퍼 형상을 가질 수 있다. 예를 들어, 접착층(90c)은 역-원뿔대 혹은 역-사각뿔대의 형상일 수 있다. 또한, 접착층(90b)의 수직 방향의 단면은 윗변의 길이가 아랫변의 길이보다 긴 사다리꼴 형상일 수 있다. 봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50), 복수의 솔더 볼(60), 및 접착층(90c)을 감쌀 수 있다.
도 4d를 참조하면, 반도체 패키지(3d)는 복수의 제1 상면 패드(126U)와 복수의 제1 하면 패드(126L)를 포함하는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)와 복수의 제2 하면 패드(226L)를 포함하는 제2 패키지 기판(200), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
반도체 패키지(3d)는, 반도체 칩(10)을 감싸도록 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 접착층(90d)을 포함할 수 있다. 접착층(90d)은, 복수의 칩 연결 부재(18)를 감싸며 제1 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이를 채울 수 있고, 반도체 칩(10)의 측면을 감쌀 수 있고, 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다. 일부 실시 예에서, 접착층(90d)은 제1 패키지 기판(100)으로부터 제2 패키지 기판(200)을 향하여 수평 폭 및 수평 면적이 증가하였다가 감소하는 항아리(jar) 형상을 가질 수 있다. 봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50), 복수의 솔더 볼(60), 및 접착층(90d)을 감쌀 수 있다.
도 4e를 참조하면, 반도체 패키지(3e)는 복수의 제1 상면 패드(126U)와 복수의 제1 하면 패드(126L)를 포함하는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)와 복수의 제2 하면 패드(226L)를 포함하는 제2 패키지 기판(200a), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200a) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
반도체 패키지(3e)는, 반도체 칩(10)을 감싸도록 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 접착층(90e)을 포함할 수 있다. 접착층(90e)은, 복수의 칩 연결 부재(18)를 감싸며 제1 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이를 채울 수 있고, 반도체 칩(10)의 측면을 감쌀 수 있고, 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다.
제2 패키지 기판(200a)은 하부에서 접착층(90e)의 적어도 일부분을 수용하는 트렌치(TR)를 가질 수 있다. 제2 패키지 기판(200a)의 트렌치(TR)는, 제2 패키지 기판(200a)의 하면으로부터 상면을 향하는 방향으로 오목하게 파여 형성된 홈(groove)일 수 있다. 도 4e에는 트렌치(TR)가 제2 패키지 기판(200a)의 제2 하면 솔더 레지스트층(234) 내에 형성된 것으로 도시하였으나, 이는 예시적인 것으로 이에 한정되지 않는다. 일부 실시 예에서, 트렌치(TR)는 제2 하면 솔더 레지스트층(234)을 관통하여 제2 패키지 기판(200a)의 제2 기판 베이스(210) 내로 연장될 수 있다.
일부 실시 예에서, 제2 패키지 기판(200a)의 트렌치(TR)의 수평 방향의 단면은 사각형 또는 원 형상일 수 있으나, 트렌치(TR)의 수평 방향의 단면의 형상은 이에 한정되지 않는다. 또한, 제2 패키지 기판(200a)의 트렌치(TR)의 수직 방향의 깊이는 약 5㎛ 내지 약 100㎛일 수 있다. 또한, 제2 패키지 기판(200a)의 트렌치(TR)의 수직 방향의 깊이는 접착층(90e)의 수직 방향의 길이보다 작을 수 있다. 예를 들어, 제2 패키지 기판(200a)의 트렌치(TR)의 수직 방향의 깊이는 접착층(90e)의 수직 방향의 길이의 약 5% 내지 약 20%일 수 있다.
제2 패키지 기판(200a)이 하부에 트렌치(TR)를 가지므로, 제2 패키지 기판(200a)은 접착층(90e)의 적어도 일부분을 포위할 수 있다. 또한, 접착층(90e)의 수직 방향의 높이는 봉지재(70)의 수직 방향의 높이보다 클 수 있다. 봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50), 복수의 솔더 볼(60), 및 접착층(90e)을 감쌀 수 있다.
반도체 패키지(3e)는 제2 패키지 기판(200a)의 트렌치(TR)를 채우는 접착층(90e)을 가지므로, 반도체 패키지(3e)의 구조적 신뢰성이 향상될 수 있다.
도 4f를 참조하면, 반도체 패키지(3f)는 복수의 제1 상면 패드(126U)와 복수의 제1 하면 패드(126L)를 포함하는 제1 패키지 기판(100), 복수의 제2 상면 패드(226U)와 복수의 제2 하면 패드(226L)를 포함하는 제2 패키지 기판(200b), 그리고 제1 패키지 기판(100)과 제2 패키지 기판(200b) 사이에 개재되는 반도체 칩(10), 복수의 금속 코어 구조체(50), 및 복수의 솔더 볼(60)을 포함한다.
제2 패키지 기판(200b)은 제2 하면 솔더 레지스트층(234)으로부터 돌출되는 솔더 레지스트 패치(250)를 포함할 수 있다. 솔더 레지스트 패치(250)는 반도체 칩(10)의 상면과 맞닿을 수 있다. 일부 실시 예에서, 제2 패키지 기판(200b)은 제2 하면 솔더 레지스트층(234)로부터 오목함과 볼록함이 반복되는 요철 형상을 가지도록 서로 이격되는 복수개의 솔더 레지스트 패치(250)를 포함할 수 있다. 일부 실시 예에서, 솔더 레지스트 패치(250)는 제2 하면 솔더 레지스트층(234)과 실질적으로 동일한 물질로 이루어질 수 있다.
반도체 패키지(3f)는, 반도체 칩(10)을 감싸도록 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에 개재되는 접착층(90a)을 포함할 수 있다. 접착층(90a)은, 복수의 칩 연결 부재(18)를 감싸며 제1 패키지 기판(100)의 상면과 반도체 칩(10)의 하면 사이를 채울 수 있고, 반도체 칩(10)의 측면을 감쌀 수 있고, 솔더 레지스트 패치(250)를 감싸도록 반도체 칩(10)의 상면과 제2 패키지 기판(200)의 하면 사이를 채울 수 있다. 봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 반도체 칩(10), 복수의 금속 코어 구조체(50), 복수의 솔더 볼(60), 및 접착층(90a)을 감쌀 수 있다.
반도체 패키지(3f)는, 접착층(90a) 및 솔더 레지스트 패치(250)를 포함하므로, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 공간에 보이드(void)가 발생하지 않고, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 간격이 유지되므로, 반도체 패키지(3f)의 구조적 신뢰성이 향상될 수 있다.
도 5a 및 도 5b는 본 발명에 따른 패키지 온 패키지(package on package, PoP) 형태의 반도체 패키지의 단면도들이다. 도 5a 및 도 5b에 대한 내용 중, 도 1a 및 도 1b와 중복되는 설명은 생략될 수 있다.
도 5a를 참조하면, 반도체 패키지(4a)는 하부 패키지(LP) 상에 상부 패키지(UP)가 부착되는 패키지 온 패키지(package on package, PoP) 형태의 반도체 패키지일 수 있다.
하부 패키지(LP)는 도 1a에 보인 반도체 패키지(1a)일 수 있다. 하부 패키지(LP)는 제1 패키지 기판(100), 제1 패키지 기판(100) 상에 부착되는 제1 반도체 칩(10), 제1 반도체 칩(10)을 덮는 제2 패키지 기판(200)을 포함한다. 제1 반도체 칩(10)은 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판(12), 제1 반도체 기판(12)의 상기 활성면에 형성되는 제1 반도체 소자(14), 및 제1 반도체 칩(10)의 제1 면에 배치되는 복수의 제1 칩 패드(16)를 포함할 수 있다.
제1 봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 제1 반도체 칩(10)을 감쌀 수 있다. 일부 실시 예에서, 제1 반도체 칩(10)의 하면과 제1 패키지 기판(100)의 상면 사이에는 제1 언더필층(90)이 개재될 수 있다. 제1 언더필층(90)은 복수의 제1 칩 연결 부재(18)를 감쌀 수 있다. 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에는, 제1 봉지재(70)를 관통하는 복수의 금속 코어 구조체(50) 및 복수의 솔더 볼(60)이 개재될 수 있다.
상부 패키지(UP)는 제3 패키지 기판(300), 제3 패키지 기판(300)의 상면에 부착되는 제2 반도체 칩(410), 제2 반도체 칩(410)을 감싸는 제2 봉지재(470), 및 제3 패키지 기판(300)의 하면에 부착되는 복수의 패키지 연결 부재(350)를 포함할 수 있다. 복수의 패키지 연결 부재(350)는 복수의 제2 상면 패드(226U)에 연결될 수 있다.
제3 패키지 기판(300)은, 제3 기판 베이스(310), 그리고 제3 기판 베이스(310)의 상면 및 하면에 배치되는 복수의 제3 배선 패턴(322) 및 제3 기판 베이스(310)의 적어도 일부분을 관통하는 복수의 제3 기판 비아(324)로 이루어지는 제3 배선 구조물(320)을 포함할 수 있다. 일부 실시 예에서, 제3 패키지 기판(300)은 복수의 제3 기판 베이스(310)가 적층 구조를 이룰 수 있고, 복수의 제3 배선 패턴(322)은 복수의 제3 기판 베이스 각각의 상면 및/또는 하면에 배치되는 수 있다. 복수의 제3 배선 패턴(322) 중 일부개는 제3 패키지 기판(300)의 상면에 배치되는 제3 상면 패드(326U)일 수 있고, 다른 일부개는 제3 패키지 기판(300)의 하면에 배치되는 제3 하면 패드(326L)일 수 있다. 복수의 제3 상면 패드(326U) 및 복수의 제3 하면 패드(326L) 중, 서로 대응되는 제3 상면 패드(326U)와 제3 하면 패드(326L)는 복수의 제3 기판 비아(324) 중 일부를 통하여 전기적으로 연결되거나, 복수의 제3 배선 패턴(322) 중 일부 및 복수의 제3 기판 비아(324) 중 일부를 통하여 전기적으로 연결될 수 있다.
일부 실시 예에서, 제3 패키지 기판(300)은 제3 기판 베이스(310)의 상면 및 하면을 덮는 제3 솔더 레지스트층(330)을 더 포함할 수 있다. 제3 솔더 레지스트층(330)은 복수의 제3 상면 패드(326U)를 노출시키며 제3 기판 베이스(310)의 상면을 덮는 제3 상면 솔더 레지스트층(332) 및 복수의 제3 하면 패드(326L)를 노출시키며 제3 기판 베이스(310)의 하면을 덮는 제3 하면 솔더 레지스트층(334)을 포함할 수 있다.
복수의 제3 하면 패드(326L)에는 복수의 패키지 연결 부재(350)가 부착될 수 있다. 예를 들면, 복수의 패키지 연결 부재(350)는 복수의 제2 상면 패드(226U)와 복수의 제3 하면 연결 패드(326L) 사이에 개재될 수 있다.
제3 패키지 기판(300), 제3 기판 베이스(310), 제3 배선 구조물(320), 및 제3 솔더 레지스트층(330) 각각은, 제1 패키지 기판(100), 제1 기판 베이스(110), 제1 배선 구조물(120), 및 제1 솔더 레지스트층(130) 각각과 대체로 유사한 바, 중복되는 설명은 생략하도록 한다.
제2 반도체 칩(410)은 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판(412), 제2 반도체 기판(412)의 상기 활성면에 형성되는 제2 반도체 소자(414), 및 제2 반도체 칩(410)의 제1 면에 배치되는 복수의 제2 칩 패드(416)를 포함할 수 있다. 제2 반도체 칩(410)과 제3 패키지 기판(300)은 복수의 제2 칩 패드(416)와 복수의 제3 상면 패드(326U)를 연결하는 복수의 제2 칩 연결 부재(450)를 통하여 전기적으로 연결될 수 있다. 제2 반도체 칩(410)은 제1 반도체 칩(10)과 대체로 유사한 바, 중복되는 설명은 생략할 수 있다.
제2 반도체 칩(410), 제2 반도체 기판(412), 제2 반도체 소자(44), 제2 칩 패드(416), 및 제2 칩 연결 부재(418)는 상부 반도체 칩(410), 상부 반도체 기판(412), 상부 반도체 소자(414), 상부 칩 패드(416), 및 상부 칩 연결 부재(418)라고 호칭할 수 있다.
일부 실시 예에서, 제1 반도체 칩(10)은 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있고, 제2 반도체 칩(410)은 메모리 반도체 칩일 수 있다.
일부 실시 예에서, 제2 반도체 칩(410)의 제2 면, 즉 하면과 제3 패키지 기판(300) 사이에는 복수의 제2 칩 연결 부재(418)를 감싸는 제2 언더필층(460)이 개재될 수 있다. 일부 실시 예에서, 제2 봉지재(470)는 제3 패키지 기판(300)의 상면을 덮으며 제2 반도체 칩(410) 및 제2 언더필층(460)을 감쌀 수 있다.
도 5a에는 제2 반도체 칩(410)이 페이스 업 배치를 가지며 제3 패키지 기판(300)의 상면에 부착된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제2 반도체 칩(410)은 페이스 다운 배치를 가지며 제3 패키지 기판(300)의 상면에 부착될 수 있다.
반도체 패키지(4a)의 하부 패키지(LP)는 도 1에 보인 반도체 패키지(1a)인 것으로 도시되었으나, 도 4a 내지 도 4f에 보인 반도체 패키지(3a, 3b, 3c, 3d, 3e, 3f)인 것 또한 당업자에게 자명하다.
본 발명에 따른 반도체 패키지(4a)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에, 금속 코어 볼(52)을 각각 가지는 복수의 금속 코어 구조체(50)가 개재되어, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때 압력이 가해져도 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 간격을 복수의 금속 코어 구조체(50)가 유지시켜줄 수 있어, 반도체 패키지(4a)의 구조적 신뢰성이 향상될 수 있다.
복수의 금속 코어 구조체(50)가 평면적으로 대칭을 이루며 배치되므로 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때, 제2 패키지 기판(200)이 기울어짐이 발생하는 것을 방지하여, 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
그리고 복수의 제2 상면 패드(226U)가 복수의 금속 코어 구조체(50)와 수직 방향으로 중첩되지 않는 부분에 배치되므로, 제1 패키지 기판(100) 상에 제2 패키지 기판(200)이 부착될 때 압력이 가해져도, 상대적으로 단단한 금속 코어 볼(52)을 각각 가지는 복수의 금속 코어 구조체(50) 상에 복수의 제2 상면 패드(226U)가 배치되지 않으므로, 복수의 제2 상면 패드(226U)가 주름지는 것을 방지할 수 있다. 따라서 복수의 제2 상면 패드(226U)에 복수의 제2 칩 연결 부재(450)를 통하여 전기적으로 연결되는 상부 패키지(UP)와의 전기적 연결의 신뢰성이 향상될 수 있다.
도 5b를 참조하면, 반도체 패키지(4b)는 하부 패키지(LPa) 상에 상부 패키지(UP)가 부착되는 패키지 온 패키지 형태의 반도체 패키지일 수 있다.
하부 패키지(LPa)는 도 1b에 보인 반도체 패키지(1b)일 수 있다. 하부 패키지(LPa)는 제1 패키지 기판(100), 제1 패키지 기판(100) 상에 부착되는 반도체 칩(10), 반도체 칩(10)을 덮는 제2 패키지 기판(200)을 포함한다.
제1 봉지재(70)는 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이를 채우며, 제1 반도체 칩(10)을 감쌀 수 있다. 제1 패키지 기판(100)과 제2 패키지 기판(200) 사이에는, 제1 봉지재(70)를 관통하는 복수의 금속 코어 구조체(50a) 및 복수의 솔더 볼(60)이 개재될 수 있다.
상부 패키지(UP)는 제3 패키지 기판(300), 제3 패키지 기판(300)의 상면에 부착되는 제2 반도체 칩(410), 제2 반도체 칩(410)을 감싸는 제2 봉지재(470)를 포함할 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경을 할 수 있다.
1a, 1b, 2a, 2b, 2c, 2d, 3a, 3b, 3c, 3d, 3e, 3f, 4a, 4b : 반도체 패키지, 10 : 반도체 칩, 제1 반도체 칩, 하부 반도체 칩, 20 : 보조 칩, 50, 50a : 금속 코어 구조체, 52, 52a : 금속 코어 볼, 54, 54a : 배리어층, 56, 56a : 솔더 층, 60 : 솔더 볼, 70, 70a : 봉지재, 제1 봉지재, 90 : 언더필층, 제1 언더필층, 100 : 제1 패키지 기판, 200 : 제2 패키지 기판, 300 : 제3 패키지 기판, 410 : 제2 반도체 칩, 상부 반도체 칩, 460 : 제2 언더필층, 470 : 제2 봉지재, LP, LPa : 하부 패키지, UP : 상부 패키지

Claims (20)

  1. 하면 및 상면에 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 가지는 제1 패키지 기판;
    하면 및 상면에 복수의 제2 하면 패드 및 복수의 제2 상면 패드를 가지는 제2 패키지 기판;
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 상기 제1 패키지 기판 상에 부착되는 반도체 칩; 및
    상기 복수의 제1 상면 패드의 일부개와 상기 복수의 제2 하면 패드의 일부개 사이를 연결하며, 상기 복수의 제2 상면 패드와 수직 방향으로 중첩되지 않는 복수의 금속 코어 구조체;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    적어도 일부개가 상기 복수의 제2 상면 패드와 상기 수직 방향으로 중첩되며, 상기 복수의 제1 상면 패드의 다른 일부개와 상기 복수의 제2 하면 패드의 다른 일부개 사이를 연결하는 복수의 솔더 볼;을 더 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 복수의 금속 코어 구조체 각각의 수평 폭은, 상기 복수의 솔더 볼 각각의 수평 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 복수의 금속 코어 구조체 각각은, 금속 코어 볼, 및 상기 금속 코어 볼을 감싸는 솔더 층을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 금속 코어 볼은, 최대 수평 폭과 최대 수직 높이가 동일한 구 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 금속 코어 볼은, 최대 수평 폭보다 최대 수직 높이가 큰 값을 가지는 럭비 공 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 복수의 금속 코어 구조체는, 평면적으로 상기 제1 패키지 기판의 가운데 부분을 중심으로 점대칭을 이루도록 배치되는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리는 평면적으로 제1 거리를 가지고 이격되고, 상기 제1 패키지 기판의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 다른 2개의 가장자리는 평면적으로 상기 제1 거리보다 작은 제2 거리를 가지고 이격되며,
    상기 복수의 금속 코어 구조체는, 상기 제1 거리를 가지고 이격되는 상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 복수의 금속 코어 구조체는, 각각 적어도 2개의 상기 금속 코어 구조체를 포함하는 복수의 코어 구조체 그룹을 이루며,
    상기 복수의 코어 구조체 그룹은, 평면적으로 상기 제1 패키지 기판의 가운데 부분을 중심으로 점대칭을 이루도록 배치되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 복수의 제2 상면 패드에 부착되는 복수의 패키지 연결 부재, 및 상기 복수의 패키지 연결 부재와 전기적으로 연결되는 상부 반도체 칩을 포함하는 상부 패키지;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 하면 및 상면에 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 가지는 제1 패키지 기판;
    하면 및 상면에 복수의 제2 하면 패드 및 복수의 제2 상면 패드를 가지는 제2 패키지 기판;
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 상기 제1 패키지 기판 상에 부착되는 반도체 칩;
    상기 복수의 제1 상면 패드와 상기 복수의 제2 하면 패드 사이를 연결하며, 평면적으로 상기 반도체 칩과 이격되며 상기 반도체 칩의 주위를 따라서 배치되는 복수의 금속 코어 구조체 및 복수의 솔더 볼; 및
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 채우며, 상기 반도체 칩, 상기 복수의 금속 코어 구조체, 및 상기 복수의 솔더 볼을 감싸는 봉지재;를 포함하며,
    상기 복수의 금속 코어 구조체는, 상기 복수의 제2 상면 패드와 수직 방향으로 중첩되지 않는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 복수의 금속 코어 구조체, 및 상기 복수의 솔더 볼 각각의 수직 높이는 동일한 값을 가지고,
    상기 복수의 금속 코어 구조체 각각의 수평 폭은, 상기 복수의 솔더 볼 각각의 수평 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  13. 제11 항에 있어서,
    상기 복수의 솔더 볼 중 일부개의 적어도 일부분은 상기 복수의 제2 상면 패드와 상기 수직 방향으로 중첩되고, 상기 복수의 솔더 볼 중 다른 일부개는 상기 복수의 제2 상면 패드와 상기 수직 방향으로 중첩되지 않는 것을 특징으로 하는 반도체 패키지.
  14. 제11 항에 있어서,
    상기 복수의 금속 코어 구조체 각각은, 구 형상을 가지는 금속 코어 볼, 상기 금속 코어 볼의 표면을 컨포멀하게 덮는 배리어층, 및 상기 배리어층을 감싸는 솔더 층을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제11 항에 있어서,
    상기 복수의 금속 코어 구조체는, 각각 적어도 2개의 상기 금속 코어 구조체를 포함하는 복수의 코어 구조체 그룹을 이루며,
    상기 복수의 코어 구조체 그룹은, 평면적으로 상기 제1 패키지 기판의 가운데 부분을 중심으로 점대칭을 이루도록 배치되는 것을 특징으로 하는 반도체 패키지.
  16. 제11 항에 있어서,
    상기 복수의 코어 구조체 그룹은 평면적으로, 상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리 사이에 배치되되, 상기 제1 패키지 기판의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 다른 2개의 가장자리 사이에는 배치되지 않는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 복수의 코어 구조체 그룹이 배치되는 상기 제1 패키지 기판의 서로 반대되는 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 2개의 가장자리 사이의 이격 거리는, 상기 복수의 코어 구조체 그룹이 배치되지 않는 상기 제1 패키지 기판의 서로 반대되는 다른 2개의 가장자리와 이에 대응되는 상기 반도체 칩의 서로 반대되는 다른 2개의 가장자리 사이의 이격 거리보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  18. 하면 및 상면에 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 가지는 제1 패키지 기판;
    하면 및 상면에 복수의 제2 하면 패드 및 복수의 제2 상면 패드를 가지는 제2 패키지 기판;
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이에 개재되며, 상기 제1 패키지 기판 상에 부착되는 반도체 칩;
    상기 제1 패키지 기판과 상기 제2 패키지 기판 사이를 채우며, 상기 반도체 칩을 감싸는 봉지재; 및
    상기 봉지재를 관통하여 상기 복수의 제1 상면 패드와 상기 복수의 제2 하면 패드 사이를 연결하며, 평면적으로 상기 반도체 칩과 이격되며 상기 반도체 칩의 주위를 따라서 배치되는 복수의 금속 코어 구조체 및 복수의 솔더 볼;을 포함하며,
    상기 복수의 금속 코어 구조체는, 평면적으로 상기 제1 패키지 기판의 가운데 부분을 중심으로 점대칭을 이루도록 배치되되, 상기 복수의 제2 상면 패드와 수직 방향으로 중첩되지 않고,
    상기 복수의 솔더 볼 중 일부개의 적어도 일부분은 상기 복수의 제2 상면 패드와 상기 수직 방향으로 중첩되고, 상기 복수의 솔더 볼 중 다른 일부개는 상기 복수의 제2 상면 패드와 상기 수직 방향으로 중첩되지 않는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 복수의 금속 코어 구조체 각각은, 구 형상을 가지는 금속 코어 볼, 상기 금속 코어 볼을 감싸는 솔더 층, 및 상기 금속 코어 볼과 상기 솔더 층 사이에 개재되는 배리어층을 포함하고,
    상기 복수의 금속 코어 구조체, 및 상기 복수의 솔더 볼 각각의 수직 높이는 동일한 값을 가지고,
    상기 복수의 금속 코어 구조체 각각의 수평 폭은 100㎛ 내지 400㎛이고, 상기 복수의 솔더 볼 각각의 수평 폭은 보다 작으며 55㎛ 내지 220㎛인 것을 특징으로 하는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 금속 코어 볼은 구리(Cu)를 포함하고,
    상기 솔더 층, 및 상기 복수의 솔더 볼은, 도전성 솔더로 이루어지는 것을 특징으로 하는 반도체 패키지.
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