CN115910978A - 半导体封装件 - Google Patents

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CN115910978A
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CN
China
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package substrate
metal core
package
surface pads
semiconductor
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English (en)
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任忠彬
金知晃
沈钟辅
朴镇右
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

一种半导体封装件包括：第一封装基板，具有分别包括多个第一下表面焊盘和多个第一上表面焊盘的下表面和上表面；第二封装基板，具有分别包括多个第二下表面焊盘和多个第二上表面焊盘的下表面和上表面，其中，所述多个第二上表面焊盘包括位于所述第二封装基板的上表面处的所有上表面焊盘；半导体芯片，设置在所述第一封装基板和所述第二封装基板之间并且附接到所述第一封装基板上；以及多个金属芯结构，将所述多个第一上表面焊盘中的一些第一上表面焊盘连接到所述多个第二下表面焊盘中的一些第二下表面焊盘并且不与所述多个第二上表面焊盘中的任何第二上表面焊盘垂直交叠，每个所述金属芯结构具有金属芯。

Description

半导体封装件
相关申请的交叉引用
本申请基于并要求于2021年8月9日在韩国知识产权局提交的韩国专利申请No.10-2021-0104811的优先权，上述韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思的各方面涉及半导体封装件，并且更具体地，涉及扇出型半导体封装件。
背景技术
根据电子行业的迅速发展和用户的需求，电子器件的尺寸减小，变得更具多功能性，并且容量增大，因此，需要高度集成的半导体芯片。
特别地，包括数目增加的输入/输出(I/O)端子的高度集成半导体芯片的输入端子和输出端子之间的距离减小，这可能造成输入端子与输出端子之间的干扰。因此，使用扇出型半导体封装件来增加输入端子与输出端子之间的距离。
发明内容
本发明构思的各方面提供了被制造为扇出型半导体封装件并具有结构可靠性和电连接可靠性的半导体封装件。
根据本发明构思的一方面，一种半导体封装件包括：第一封装基板，所述第一封装基板具有分别包括多个第一下表面焊盘和多个第一上表面焊盘的下表面和上表面；第二封装基板，所述第二封装基板具有分别包括多个第二下表面焊盘和多个第二上表面焊盘的下表面和上表面，其中，所述多个第二上表面焊盘包括位于所述第二封装基板的上表面处的所有上表面焊盘；半导体芯片，所述半导体芯片设置在所述第一封装基板和所述第二封装基板之间并且附接到所述第一封装基板上；以及多个金属芯结构，所述多个金属芯结构将所述多个第一上表面焊盘中的一些第一上表面焊盘连接到所述多个第二下表面焊盘中的一些第二下表面焊盘并且不与所述多个第二上表面焊盘中的任何第二上表面焊盘垂直交叠，每个所述金属芯结构具有金属芯。
根据本发明构思的另一方面，一种半导体封装件包括：第一封装基板，所述第一封装基板具有分别包括多个第一下表面焊盘和多个第一上表面焊盘的下表面和上表面；第二封装基板，所述第二封装基板具有分别包括多个第二下表面焊盘和多个第二上表面焊盘的下表面和上表面，其中，所述多个第二上表面焊盘包括位于所述第二封装基板的上表面处的所有上表面焊盘；半导体芯片，所述半导体芯片设置在所述第一封装基板和所述第二封装基板之间并且附接到所述第一封装基板上；多个金属芯结构和多个焊料球，所述多个金属芯结构和所述多个焊料球彼此分开，连接在所述多个第一上表面焊盘和所述多个第二下表面焊盘之间，并且布置为在俯视图中与所述半导体芯片隔离地围绕所述半导体芯片；以及包封剂，所述包封剂填充所述第一封装基板和所述第二封装基板之间的空间，并且包封所述半导体芯片、所述多个金属芯结构和所述多个焊料球，其中，所述多个金属芯结构不与所述多个第二上表面焊盘中的任何第二上表面焊盘垂直交叠。
根据本发明构思的另一方面，一种半导体封装件包括：第一封装基板，所述第一封装基板具有分别包括多个第一下表面焊盘和多个第一上表面焊盘的下表面和上表面；第二封装基板，所述第二封装基板具有分别包括多个第二下表面焊盘和多个第二上表面焊盘的下表面和上表面；半导体芯片，所述半导体芯片设置在所述第一封装基板和所述第二封装基板之间并且附接到所述第一封装基板上；包封剂，所述包封剂填充所述第一封装基板和所述第二封装基板之间的空间并且围绕所述半导体芯片；以及多个金属芯结构和多个焊料球，所述多个金属芯结构和所述多个焊料球彼此分开，穿过所述包封剂以将所述多个第一上表面焊盘连接到所述多个第二下表面焊盘，并且布置为在俯视图中与所述半导体芯片隔离地围绕所述半导体芯片，其中，所述多个金属芯结构均包括金属芯球，所述金属芯球不包括焊料，其中，所述多个金属芯结构布置为在俯视图中相对于所述第一封装基板的中心部分具有点对称性，并且不与所述多个第二上表面焊盘垂直交叠，其中，所述多个焊料球中的至少一些焊料球与所述多个第二上表面焊盘中的一些第二上表面焊盘垂直交叠，并且所述多个焊料球中的其他焊料球不与所述多个第二上表面焊盘垂直交叠。
附图说明
根据下面结合附图进行的详细描述，将更清楚理解本发明构思的实施例，在附图中：
图1A和图1B是示出了根据实施例的半导体封装件的截面图；
图2A至图2D是示出了根据实施例的半导体封装件的主要组件的平面布置的平面布局图；
图3A至图3E是示出了根据实施例的制造半导体封装件的方法的截面图；
图4A至图4F是示出了根据实施例的半导体封装件的截面图；
图5A和图5B是根据实施例的堆叠封装(PoP)型的半导体封装件的截面图。
具体实施方式
图1A和图1B是示出了根据本发明构思的示例性实施例的半导体封装件的截面图。
参照图1A，半导体封装件1a可以包括第一封装基板100、附接到第一封装基板100上的半导体芯片10以及覆盖半导体芯片10的第二封装基板200。
第一封装基板100包括第一基板基体110和第一布线结构120，第一布线结构120包括位于第一基板基体110的上表面和下表面上的多个第一布线图案122以及均穿过第一基板基体110的至少一部分的多个第一基板通路124(还被描述为贯穿通路)。在一些实施例中，第一封装基板100可以具有其中堆叠有多个第一基板基体110并且多个第一布线图案122可以布置在多个第一基板基体110中的每一者的上表面和下表面上的堆叠结构。多个第一布线图案122中的一些第一布线图案122可以是位于第一封装基板100的上表面上的第一上表面焊盘126U，并且其中的其他部分可以是位于第一封装基板100的下表面上的第一下表面焊盘126L。第一布线结构120可以包括多个第一上表面焊盘126U和多个第一下表面焊盘126L。在多个第一上表面焊盘126U和多个第一下表面焊盘126L当中，彼此对应的第一上表面焊盘126U和第一下表面焊盘126L可以通过多个第一基板通路124中的一些第一基板通路124或者通过多个第一布线图案122中的一些第一布线图案122和多个第一基板通路124中的一些第一基板通路124彼此电连接。如本文中描述的焊盘通常由导电材料形成，位于第一组件(例如，基板、绝缘层等)的表面处，并具有用于连接到第一组件外部的组件或器件的背离第一组件的平坦表面。
在一些实施例中，第一封装基板100可以包括或者可以是印刷电路板。例如，第一封装基板100可以包括或可以是多层印刷电路板。在一些实施例中，第一封装基板100可以具有再分布结构，该再分布结构包括再分布线、再分布通路以及围绕再分布线和再分布通路的再分布绝缘层。
第一基板基体110可以由从酚醛树脂、环氧树脂和聚酰亚胺中选择的至少一种材料形成。第一基板基体110可以包括从例如阻燃剂4(FR4)、四官能环氧化物、聚苯醚、环氧化物/聚苯醚、双马来酰亚胺三嗪(BT)、聚醯胺短纤席材(thermount)、氰酸酯、聚酰亚胺和液晶聚合物当中选择的至少一种材料。
在一些实施例中，多个第一布线图案122和多个第一基板通路124可以均由诸如铜的导电材料形成。例如，多个第一布线图案122和多个第一基板通路124可以均由电解沉积(ED)铜箔、轧制退火(RA)铜箔、超薄铜箔、溅射铜或铜合金形成。
在一些实施例中，第一封装基板100还可以包括覆盖第一基板基体110的上表面和下表面的第一阻焊层130。第一阻焊层130可以包括第一上表面阻焊层132和第一下表面阻焊层134，第一上表面阻焊层132暴露多个第一上表面焊盘126U并覆盖第一基板基体110的上表面，第一下表面阻焊层134暴露多个第一下表面焊盘126L并覆盖第一基板基体110的下表面。
多个外部连接端子150可以附接到多个第一下表面焊盘126L中的至少一些第一下表面焊盘126L。多个外部连接端子150可以将半导体封装件1a电连接到半导体封装件1a的外部。
半导体芯片10可以包括具有彼此相对的有源表面和无源表面的半导体衬底12、形成在半导体衬底12的有源表面上的半导体器件14以及位于半导体芯片10的第一表面上的多个芯片焊盘16。在本说明书中，半导体芯片10的第一表面与半导体芯片10的第二表面相对，并且半导体芯片10的第二表面指示半导体衬底12的无源表面。因为半导体衬底12的有源表面非常靠近半导体芯片10的第一表面，所以未单独示出半导体衬底12的有源表面和半导体芯片10的第一表面。
在一些实施例中，半导体芯片10可以具有其中第一表面面对第一封装基板100并可以附接到第一封装基板100的上表面的面朝下布置。在这种情况下，半导体芯片10的第一表面可以被称为半导体芯片10的下表面，并且半导体芯片10的第二表面可以被称为半导体芯片10的上表面。例如，多个芯片连接构件18(也被称为芯片连接端子)可以分别位于半导体芯片10的多个芯片焊盘16和第一封装基板100的多个第一上表面焊盘126U中的一些第一上表面焊盘126U之间。例如，多个芯片连接构件18可以均包括焊料球或微凸块。半导体芯片10可以通过多个芯片连接构件18电连接到第一封装基板100。
在一些实施例中，底部填充层90可以位于半导体芯片10的下表面和第一封装基板100的上表面之间。底部填充层90可以围绕多个芯片连接构件18。底部填充层90可以由例如通过毛细管底部填充方法形成的树脂材料形成。
除非在本说明书中另有指明，否则上表面是指在图中面朝上的表面，并且下表面是指在图中面朝下的表面。因此，例如，为了便于描述，可以在本文中使用诸如“下面”、“下方”、“下”、“上方”、“上”、“顶”、“底”等的空间相对术语来描述位置关系，诸如在图中示出的。然而，应该理解，空间相对术语除了图中描绘的方位之外还涵盖装置的不同方位。
在一些实施例中，半导体封装件1a可以是具有堆叠封装(PoP)结构的半导体封装件的下封装件。在这种情况下，半导体芯片10、半导体衬底12、半导体器件14、芯片焊盘16和芯片连接构件18可以分别被称为第一半导体芯片10、第一半导体衬底12、第一半导体器件14、第一芯片焊盘16和第一芯片连接构件18，或者可以分别被称为下半导体芯片10、下半导体衬底12、下半导体器件14、下芯片焊盘16和下芯片连接构件18。诸如“第一”、“第二”、“第三”等的序数可以被简单地用作某些元件、步骤等的标签，以将这样的元件、步骤等彼此区分开。在本说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可以被称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在其他地方用不同序号(例如，说明书或另一权利要求中的“第二”)描述。
半导体衬底12可以由例如诸如硅(Si)或锗(Ge)的半导体材料形成或者可以包括该半导体材料。或者，半导体衬底12可以包括诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体材料。半导体衬底12可以包括导电区域，例如，掺杂有杂质的阱。半导体衬底12可以具有诸如浅沟槽隔离(STI)结构的各种器件隔离结构。
包括各种类型的多个独立器件的半导体器件14可以形成在半导体衬底12的有源表面上。该多个独立器件可以包括各种微电子器件，例如，诸如互补型金属绝缘体半导体晶体管(CMOS)的金属氧化物半导体场效应晶体管(MOSFET)、系统大规模集成(LSI)、有源器件、无源器件等。多个独立器件可以电连接到半导体衬底12的导电区域。半导体器件14还可以包括多个独立器件中的至少两个独立器件或将多个独立器件电连接到半导体衬底12的导电区域的导电线或导电插塞。另外，多个独立器件中的每一者可以通过绝缘膜与其他相邻的独立器件电隔离。
在一些实施例中，半导体芯片10可以包括中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。在一些其他实施例中，半导体芯片10可以包括例如半导体存储芯片。半导体存储芯片可以包括诸如闪存、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻型随机存取存储器(RRAM)的非易失性半导体存储芯片。闪存可以包括例如NAND闪存或V-NAND闪存。在一些实施例中，半导体芯片10可以包括诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性半导体存储芯片。尽管示出了单个芯片，但半导体芯片10可以是设置在第一封装基板100的上表面上的半导体芯片的堆叠件的一部分。
在一些实施例中，半导体封装件1a还可以包括附接到第一封装基板100的下表面的辅助芯片20。辅助芯片20可以包括类型与半导体芯片10不同的半导体芯片。在本说明书中，半导体芯片10可以被称为主半导体芯片10，以将半导体芯片10与辅助芯片20区分开。辅助芯片20可以具有比主半导体芯片10更小的水平宽度和更小的水平面积，并可以包括用于辅助主半导体芯片10的操作的半导体芯片。例如，辅助芯片20可以包括硅电容器、控制器芯片或半导体存储芯片，但不限于此。
在一些实施例中，当主半导体芯片10为中央处理器芯片、图形处理单元芯片或应用处理器芯片时，辅助芯片20可以是硅电容器。
在一些其他实施例中，当主半导体芯片10是诸如闪存的非易失性半导体存储芯片时，辅助芯片20可以是其中具有控制器的控制器芯片。控制器可以控制对存储在主半导体芯片10中的数据的访问。例如，控制器可以根据来自外部主机的控制命令来控制主半导体芯片10(例如，闪存等)的写/读操作。控制器可以对非易失性半导体存储芯片执行损耗均衡、垃圾回收、坏块管理和纠错码(ECC)。
在另一示例实施例中，当主半导体芯片10为半导体存储芯片时，辅助芯片20可以为具有与主半导体芯片10的容量和/或操作速度不同的容量和/或操作速度的半导体存储芯片。例如，辅助芯片20可以包括执行缓冲功能的半导体存储芯片。
辅助芯片20可以包括至少两个辅助芯片端子22。辅助芯片20可以通过至少两个辅助芯片端子22之间的连接焊料部分152电连接到多个第一下表面焊盘126L中的一些第一下表面焊盘126L。多个外部连接端子150可以附接到多个第一下表面焊盘126L中的其他第一下表面焊盘126L。
第二封装基板200可以覆盖第一封装基板100上的半导体芯片10。第二封装基板200可以在垂直方向上与半导体芯片100隔离。在一些实施例中，第二封装基板200可以包括印刷电路板。例如，第二封装基板200可以包括多层印刷电路板。在一些其他实施例中，第二封装基板200可以具有再分布结构，该再分布结构包括再分布线、再分布通路以及围绕再分布线和再分布通路的再分布绝缘层。
第二封装基板200包括第二基板基体210和第二布线结构220，第二布线结构220包括布置在第二基板基体210的上表面和下表面上的多个第二布线图案222以及穿过第二基板基体210的至少一部分的多个第二基板通路224。在一些实施例中，第二封装基板200可以包括堆叠的多个第二基板基体210，并且多个第二布线图案222可以分别布置在多个第二基板基体210的上表面和下表面上。多个第二布线图案222中的一些第二布线图案222可以是位于第二封装基板200的上表面上的第二上表面焊盘226U，并且其中的其他第二布线图案222可以是位于第二封装基板200的下表面上的第二下表面焊盘226L。在多个第二上表面焊盘226U和多个第二下表面焊盘226L当中，彼此对应的第二上表面焊盘226U和第二下表面焊盘226L可以通过多个第二基板通路224中的一些第二基板通路224或者通过多个第二布线图案222中的一些第二布线图案222和多个第二基板通路224中的一些第二基板通路224彼此电连接。
在一些实施例中，第二封装基板200还可以包括覆盖第二基板基体210的上表面和下表面的第二阻焊层230。第二阻焊层230可以包括第二上表面阻焊层232和第二下表面阻焊层234，第二上表面阻焊层232暴露(例如，未覆盖)多个第二上表面焊盘226U并覆盖第二基板基体210的上表面，第二下表面阻焊层234暴露(例如，未覆盖)多个第二下表面焊盘226L并覆盖第二基板基体210的下表面。
在一些实施例中，第二封装基板200、第二基板基体210、第二布线结构220和第二阻焊层230分别与第一封装基板100、第一基板基体110、第一布线结构120和第一阻焊层130基本上类似，因此省略对其的冗余描述。
在一些实施例中，第一封装基板100的水平宽度和水平面积可以与第二封装基板200的水平宽度和水平面积相同。
在一些实施例中，包括在第二封装基板200中的布线层的数目可以小于包括在第一封装基板100中的布线层的数目。在本说明书中，布线层指示在同一平面上形成电路径的电路布线的布置位置。图1A示出了第一封装基板100包括三个布线层并且第二封装基板200包括两个布线层，但这是示例并且本说明书不限于此。
包封剂70可以填充第一封装基板100和第二封装基板200之间的空间并可以围绕半导体芯片10。包封剂70可以覆盖第一封装基板100的上表面和第二封装基板200的下表面。在一些实施例中，包封剂70可以填充半导体芯片10的上表面和第二封装基板200的下表面之间的空间，以将半导体芯片10与第二封装基板200隔离。包封剂70可以例如是包括环氧模制化合物(EMC)的模制构件。
在一些实施例中，第一封装基板100、第二封装基板200和包封剂70三者的边缘(例如，侧表面)可以在垂直方向上彼此对准(例如，它们可以是共面的)。
穿过包封剂70的多个金属芯结构50和多个焊料球60可以位于第一封装基板100和第二封装基板200之间。多个金属芯结构50和多个焊料球60可以在水平方向上与半导体芯片10隔离，因此可以与半导体芯片10间隔开。
多个金属芯结构50和多个焊料球60可以分别将多个第一上表面焊盘126U连接到多个第二下表面焊盘226L。多个金属芯结构50和多个焊料球60的上表面可以与多个第二下表面焊盘226L接触，并且多个金属芯结构50和多个焊料球60的下表面可以与多个第一上表面焊盘126U接触。应该理解，当元件被称为“连接”或“耦接”到另一个元件或者“在”另一个元件“上”时，该元件可以直接连接或耦接到另一个元件，或者可以存在其他元件或中间元件。相比之下，当元件被称为“直接连接”或“直接耦接”到另一个元件或者被称为“接触”另一个元件或“与”另一个元件“接触”时，在接触点处不存在中间元件。
多个金属芯结构50均可以包括金属芯球52和围绕金属芯球52的焊料层56。在一些实施例中，多个金属芯结构50均还可以包括位于金属芯球52和焊料层56之间的阻挡层54。连接到多个金属芯结构50中的每一者的第一上表面焊盘126U和第二下表面焊盘226L可以与焊料层56接触。例如，金属芯球52可以由诸如铜(Cu)、铝(Al)或钨(W)的金属形成，或者由这些金属的合金形成。在一些实施例中，金属芯球52可以由铜形成。金属芯球52不包括焊料并且不由焊料形成，因此，金属芯结构50包括不由焊料形成的部分。例如，阻挡层54可以由诸如镍(Ni)、钛(Ti)、钽(Ta)、钼(Mo)、锰(Mn)或钴(Co)的金属形成，或者由这些金属的合金形成，或者由金属的导电氮化物形成。在一些实施例中，阻挡层54可以由镍形成。例如，焊料层56可以由导电焊料形成。例如，焊料层56可以包括从Sn、Bi、Ag和Zn中选择的至少一种材料。
多个焊料球60可以均由导电焊料形成。例如，多个焊料球60可以均包括从Sn、Bi、Ag和Zn中选择的至少一种材料形成。
多个金属芯结构50可以均具有第一水平宽度W1(其可以是金属芯结构50的最大宽度)，并且多个焊料球60可以均具有第二水平宽度W2(其可以是焊料球60的最大宽度)。第一水平宽度W1可以大于第二水平宽度W2，但在一些实施例中，第一水平宽度W1可以与第二水平宽度W2基本上相同。例如，第一水平宽度W1可以为大约100μm至大约400μm，并且在一些实施例中，第二水平宽度W2可以小于第一水平宽度W1并且可以为大约55μm至大约220μm。例如，第二水平宽度W2可以在第一水平宽度W1的大约50％和约60％之间。多个金属芯结构50可以具有与多个焊料球60基本上相同的垂直高度。多个金属芯结构50的垂直高度可以基本上等于或略大于第一水平宽度W1。在一些实施例中，多个焊料球60的垂直高度可以基本上等于或显著大于第二水平宽度W2。例如，多个金属芯结构50和多个焊料球60的垂直高度可以为大约100μm至大约440μm。在一些实施例中，对于每个金属芯结构50，其垂直高度可以介于其水平宽度W1的大约100％和110％之间。在一些实施例中，对于每个焊料球60，其水平宽度W2可以介于其垂直高度的大约50％和大约60％之间。本文中使用的诸如“相同”、“相等”、“平面”、“共面”、“平行”和“垂直”的术语涵盖了相同或几乎相同，其包括例如由于制造工艺导致的可能发生的变化。除非上下文或其他陈述另有指示，否则本文中可以使用术语“基本上”来强调该含义。诸如“大约”或“大致”的术语可以反映仅以小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、取向或布局。例如，“大约0.1至大约1”的范围可以涵盖诸如0.1左右的0％-5％偏差和1左右的0％-5％偏差的范围，尤其是在这种偏差保持与所列出范围相同的效果时。
在一些实施例中，金属芯球52可以为具有彼此基本上相等的最大水平宽度(例如，水平直径)和最大垂直高度(例如，垂直直径)的球形形状。例如，具有球形形状的金属芯球52的直径可以为大约90μm至大约360μm。阻挡层54可以以基本上恒定的厚度共形地覆盖金属芯球52的表面。例如，阻挡层54的厚度可以为大约0.5μm至大约5μm。焊料层56可以具有大约10μm至大约40μm的厚度，并覆盖阻挡层54。焊料层56在金属芯球52具有最大水平宽度的部分处的水平厚度可以小于焊料层56在金属芯球52的上端和下端处的垂直厚度。例如，焊料层56在金属芯结构50的在垂直方向上的中间点(例如，垂直中点)处的水平厚度(在与第一基板基体110的表面平行的方向上)可以小于焊料层56在金属芯结构50的上端和下端处的垂直厚度(在与第一基板基体110的表面垂直的方向上)。
多个金属芯结构50可以不与多个第二上表面焊盘226U垂直交叠(例如，自上而下看的交叠)。例如，在一些实施例中，多个第二上表面焊盘226U可以包括在第二封装基板的上表面处的所有上表面焊盘，并且多个金属芯结构50都不与多个第二上表面焊盘226U垂直交叠(例如，多个金属芯结构50不与任何第二上表面焊盘226U交叠)。多个第二上表面焊盘226U可以在不与多个金属芯结构50中的任何金属芯结构50垂直交叠的位置处位于第二封装基板200的上表面上。
多个焊料球60中的一些焊料球60可以与多个第二上表面焊盘226U垂直交叠。多个第二上表面焊盘226U中的一些第二上表面焊盘226U可以在与多个焊料球60垂直交叠的位置处位于第二封装基板200的上表面上。例如，多个第二上表面焊盘226U中的一些第二上表面焊盘226U可以在与多个焊料球60垂直交叠的位置处位于第二封装基板200的上表面上，并且其中的其他第二上表面焊盘226U可以在不与多个焊料球60垂直交叠的位置处位于第二封装基板200的上表面上。在一些实施例中，多个第二上表面焊盘226U中的任一者可以在沿垂直方向与多个焊料球60中的一者部分垂直交叠或沿垂直方向不与多个焊料球60中的任一者部分交叠的位置处布置在第二封装基板200的上表面上方。
当设计第二封装基板200时，多个第二上表面焊盘226U可以布置在不与多个金属芯结构50a垂直交叠的部分处，而不考虑多个第二上表面焊盘226U是否与多个焊料球60垂直交叠。因此，多个第二上表面焊盘226U可以在垂直方向上不与多个金属芯结构50中的任何金属芯结构50交叠，并且多个第二上表面焊盘226U在垂直方向上与多个焊料球60可以交叠或可以不交叠(例如，一些第二上表面焊盘226U可以与相应焊料球60的至少一部分交叠，而其他上表面焊盘226U可以在垂直方向上不与任何焊料球60的任何部分交叠)。
在根据本发明构思的半导体封装件1a中，分别具有金属芯球52的多个金属芯结构50位于第一封装基板100和第二封装基板200之间，并且当将第二封装基板200附接到第一封装基板100上时，即使当对其施加热或对其施加热和压力时，第一封装基板100与第二封装基板200之间的距离也可以通过多个金属芯结构50来保持，因此，可以提高半导体封装件1a的结构可靠性。
参照图1B，半导体封装件1b可以包括第一封装基板100、附接到第一封装基板100的半导体芯片10以及覆盖半导体芯片10的第二封装基板200。在一些实施例中，半导体封装件1b还可以包括附接到第一封装基板100的下表面的辅助芯片20。
包封剂70可以填充第一封装基板100和第二封装基板200之间的空间并可以围绕半导体芯片10。穿过包封剂70的多个金属芯结构50a和多个焊料球60可以位于第一封装基板100和第二封装基板200之间。多个金属芯结构50a和多个焊料球60可以与半导体芯片10水平地隔离。
多个金属芯结构50a和多个焊料球60可以分别将多个第一上表面焊盘126U连接到多个第二下表面焊盘226L。多个金属芯结构50a和多个焊料球60的上表面可以与多个第二下表面焊盘226L接触，并且多个金属芯结构50a和多个焊料球60的下表面可以与多个第一上表面焊盘126U接触。
多个金属芯结构50a均可以包括金属芯球52a和围绕金属芯球52a的焊料层56a。在一些实施例中，多个金属芯结构50a均还可以包括位于金属芯球52a和焊料层56a之间的阻挡层54a。金属芯球52a、阻挡层54a和焊料层56a与参考图1A描述的金属芯球52、阻挡层54和焊料层56基本上类似，因此，省略了对其的冗余描述。
多个金属芯结构50a均可以具有第一水平宽度(例如，最大水平宽度)W1a，并且多个焊料球60均可以具有第二水平宽度(例如，最大水平宽度)W2。第一水平宽度W1a可以大于第二水平宽度W2。例如，第一水平宽度W1a可以为大约70μm至大约360μm，并且第二水平宽度W2可以小于第一水平宽度W1a并且可以为大约55μm至大约220μm。例如，第二水平宽度W2可以在第一水平宽度W1a的大约60％和大约80％之间。多个金属芯结构50a可以具有与多个焊料球60基本上相同的垂直高度。
在一些实施例中，金属芯球52a可以具有橄榄球形状或具有最大垂直高度大于最大水平宽度的椭圆形形状。例如，具有橄榄球形状的金属芯球52a的长轴(例如，在垂直方向上)的直径可以为大约90μm至大约360μm，并且短轴(例如，在水平方向上)的直径可以为大约60μm至大约320μm。阻挡层54a可以以基本上恒定的厚度共形地覆盖金属芯球52a的表面。例如，阻挡层54a的厚度可以为大约0.5μm至大约5μm。焊料层56a可以具有大约10μm至大约40μm的厚度，并覆盖阻挡层54。焊料层56a在金属芯球52a具有最大水平宽度的部分处的水平厚度可以小于焊料层56a在金属芯球52a的上端和下端处的垂直厚度。即，焊料层56a在金属芯结构50a的在垂直方向上的中间部分(例如，垂直中点)处的水平厚度可以小于焊料层56a在金属芯结构50a的上端和下端处的在垂直方向上的厚度。与橄榄球形状相比，焊料球60可以更像美式足球形状，从而其水平宽度与垂直高度之比小于多个金属芯结构50a的水平宽度与垂直高度之比。
多个金属芯结构50a可以不与多个第二上表面焊盘226U垂直交叠。多个第二上表面焊盘226U可以位于第二封装基板200的不与多个金属芯结构50a垂直交叠的上表面上。多个焊料球60中的一些焊料球60可以与多个第二上表面焊盘226U垂直交叠。
当设计第二封装基板200时，多个第二上表面焊盘226U可以布置在不与多个金属芯结构50a垂直交叠的部分处，而不考虑多个第二上表面焊盘226U是否与多个焊料球60垂直交叠。因此，多个第二上表面焊盘226U可以在垂直方向上不与多个金属芯结构50a中的任何金属芯结构50a交叠，并且多个第二上表面焊盘226U在垂直方向上与多个焊料球60中的一些焊料球60可以交叠或可以不交叠。
在根据本发明构思的半导体封装件1b中，分别具有金属芯球52a的多个金属芯结构50a位于第一封装基板100和第二封装基板200之间，并且当将第二封装基板200附接到第一封装基板100上时，即使当对它们施加压力时，第一封装基板100与第二封装基板200之间的距离也可以通过多个金属芯结构50a来保持，因此，可以提高半导体封装件1b的结构可靠性。
参考显示出诸如在图1A和图1B中描绘的半导体封装件的主要组件的平面布置的平面布局图的图2A至2D，多个金属芯结构50可以在俯视图中对称地布置，因此，当将第二封装基板200附接到第一封装基板100上时，可以防止第二封装基板200倾斜或翘曲，从而提高了第一封装基板100与第二封装基板200之间的电连接的可靠性。
另外，多个第二上表面焊盘226U可以布置在沿垂直方向不与多个金属芯结构50交叠的部分中，因此，当将第二封装基板200附接到第一封装基板100上时，和/或当形成包封剂70时，因为多个第二上表面焊盘226U没有布置在分别具有相对硬的金属芯球52的多个金属芯结构50上，所以即使当对其施加压力时，也可以防止多个第二上表面焊盘226U起皱、弯曲或翘曲。因此，可以提高多个第二上表面焊盘226U与上封装件之间的电连接的可靠性。
图2A至图2D是示出了根据本发明构思的各方面的半导体封装件的主要组件的平面布置的平面布局图。图2A至图2D中示出的半导体封装件2a、2b、2c和2D可以均包括图1A中示出的半导体封装1a或图1B中示出的半导体封装1b的特征，因此，省略了将参考图2A至图2D进行的并与参考图1A和图1B进行的描述重叠的描述。
参照图2A，半导体封装件2a包括第一封装基板100、具有多个第二上表面焊盘226U的第二封装基板200以及位于第一封装基板100和第二封装基板200之间的半导体芯片10、多个金属芯结构50和多个焊料球60。在图2A中，第一封装基板100的唯一示出的细节是在第一封装基板100的与第一封装基板100的边缘或侧表面相邻的外部区域处，并且第二封装基板200的唯一示出的细节是与第二封装基板200的边缘或侧表面相邻的外部区域处的特征以及其上的多个第二上表面焊盘226U。
包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，并可以围绕半导体芯片10、多个金属芯结构50和多个焊料球60。
在俯视图中，半导体芯片10可以在第一封装基板100和第二封装基板200的中心部分中，并且多个金属芯结构50和多个焊料球60可以与半导体芯片10隔离并水平地间隔开，并可以沿着半导体芯片10的周缘与第一封装基板100和第二封装基板200的边缘相邻地布置。多个金属芯结构50和多个焊料球60可以彼此隔离(例如，物理隔离和电隔离)，并可以形成为彼此分开的组。
在一些实施例中，多个金属芯结构50可以成组地布置在与第一封装基板100和第二封装基板200中的每一者的四个边缘当中的两个相对边缘相邻的区域处，并可以不布置在与其其他两个相对边缘相邻的任何区域处。
在俯视图中，第一封装基板100的两个相对边缘可以与半导体芯片10的与其对应的两个相对边缘隔离开第一距离D1，并且第一封装基板100的其他两个相对边缘可以与半导体芯片10的与其对应的其他两个相对边缘隔离开第二距离D2。在一些实施例中，第一距离D1可以大于第二距离D2。
在一些实施例中，多个金属芯结构50可以布置在第一封装基板100的两个相对边缘与半导体芯片10的与其对应的两个相对边缘之间的第一距离D1内，并且可以不布置在第一封装基板100的其他两个相对边缘与半导体芯片10的与其对应的其他两个相对边缘之间的第二距离D2内。多个焊料球60可以位于第一封装基板100的在其上未布置多个金属芯结构50的边缘与半导体芯片10的边缘之间。
多个金属芯结构50可以被布置为在俯视图中相对于第一封装基板100和第二封装基板200的中心部分(例如，中心点)具有点对称性，并且还可以相对于图中在半导体封装件2a的水平中点处垂直延伸的线具有镜像对称性。
多个金属芯结构50可以形成多个芯结构组50G1a、50G2a、50G3a和50G4a。多个芯结构组50G1a、50G2a、50G3a和50G4a均可以包括至少两个金属芯结构50。在多个芯结构组50G1a、50G2a、50G3a和50G4a中的一者中包括的两个相邻的金属芯结构50之间的隔离距离可以小于布置在多个芯结构组50G1a、50G2a、50G3a和50G4a当中的其他芯结构组中的两个金属芯结构50之间的隔离距离。
在一些实施例中，多个金属芯结构50可以形成四个芯结构组，即，第一芯结构组50G1a、第二芯结构组50G2a、第三芯结构组50G3a和第四芯结构组50G4a。第一芯结构组50G1a、第二芯结构组50G2a、第三芯结构组50G3a和第四芯结构组50G4a可以被布置为在俯视图中相对于第一封装基板100和第二封装基板200的中心部分具有点对称性。例如，在俯视图中，第一芯结构组50G1a和第三芯结构组50G3a以及第二芯结构组50G2a和第四芯结构组50G4a可以相对于第一封装基板100和第二封装基板200的中心部分具有点对称性。
在一些实施例中，多个金属芯结构50在垂直方向上不与多个第二上表面焊盘226U交叠。
多个焊料球60中的一些焊料球60可以与多个第二上表面焊盘226U中的至少一者垂直交叠，并且多个第二上表面焊盘226U中的其余第二上表面焊盘226U可以在垂直方向上不与多个焊料球60交叠。
参照图2B，半导体封装件2b包括第一封装基板100、具有多个第二上表面焊盘226U的第二封装基板200以及位于第一封装基板100和第二封装基板200之间的半导体芯片10、多个金属芯结构50和多个焊料球60。
包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，并可以围绕半导体芯片10、多个金属芯结构50和多个焊料球60。
在俯视图中，半导体芯片10可以位于第一封装基板100和第二封装基板200的中心部分中，并且多个金属芯结构50和多个焊料球60可以与半导体芯片10隔离并可以沿着半导体芯片10的周缘与第一封装基板100和第二封装基板200的边缘相邻地布置。多个金属芯结构50和多个焊料球60可以彼此隔离。
在一些实施例中，多个金属芯结构50可以布置在与第一封装基板100的四个角和第二封装基板200的四个角相邻的部分处。多个焊料球60可以位于第一封装基板100的其中未布置多个金属芯结构50的边缘与半导体芯片10的边缘之间。
多个金属芯结构50可以被布置为在俯视图中相对于第一封装基板100和第二封装基板200的中心部分(例如，中心点)具有点对称性。
多个金属芯结构50可以形成多个芯结构组50G1b、50G2b、50G3b和50G4b。多个芯结构组50G1b、50G2b、50G3b和50G4b均可以包括至少两个金属芯结构50。多个芯结构组50G1b、50G2b、50G3b和50G4b中的一者中包括的两个相邻的金属芯结构50之间的隔离距离可以小于布置在并分别类似地位于多个芯结构组50G1b、50G2b、50G3b和50G4b当中的其他芯结构组中的两个金属芯结构50之间的隔离距离。
在一些实施例中，多个金属芯结构50可以形成与第一封装基板100的四个角和第二封装基板200的四个角相邻的四个芯结构组，即，第一芯结构组50G1b、第二芯结构组50G2b、第三芯结构组50G3b和第四芯结构组50G4b。第一芯结构组50G1b、第二芯结构组50G2b、第三芯结构组50G3b和第四芯结构组50G4b可以被布置为在俯视图中相对于第一封装基板100和第二封装基板200的中心部分(例如，中心点)具有点对称性。例如，在俯视图中，第一芯结构组50G1b与第三芯结构组50G3b以及第二芯结构组50G2b与第四芯结构组50G4b可以相对于第一封装基板100和第二封装基板200的中心部分(例如，中心点)具有点对称性。
在一个实施例中，多个金属芯结构50在垂直方向上不与多个第二上表面焊盘226U交叠。
多个焊料球60中的一些焊料球60可以与多个第二上表面焊盘226U中的至少一者垂直交叠，并且多个第二上表面焊盘226U中的其余第二上表面焊盘226U可以在垂直方向上不与多个焊料球60交叠。
参照图2C，半导体封装件2c包括第一封装基板100、具有多个第二上表面焊盘226U的第二封装基板200以及位于第一封装基板100和第二封装基板200之间的半导体芯片10、多个金属芯结构50和多个焊料球60。
包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，并可以围绕半导体芯片10、多个金属芯结构50和多个焊料球60。
在俯视图中，半导体芯片10可以位于第一封装基板100和第二封装基板200的中心部分中，并且多个金属芯结构50和多个焊料球60可以与半导体芯片10隔离并可以沿着半导体芯片10的周缘与第一封装基板100和第二封装基板200的边缘相邻地布置。多个金属芯结构50和多个焊料球60可以彼此隔离。
在一些实施例中，多个金属芯结构50可以布置在与第一封装基板100的四个角和第二封装基板200的四个角相邻的部分处，并可以布置在与第一封装基板100和第二封装基板200中的每一者的四个边缘中的两个相对边缘相邻的部分处并且布置在上述两个相对边缘的中点处。
多个金属芯结构50可以被布置为在俯视图中相对于第一封装基板100和第二封装基板200的中心部分(例如，中心点)具有点对称性。
多个金属芯结构50可以形成多个芯结构组50G1c、50G2c、50G3c、50G4c、50G5c和50G6c。多个芯结构组50G1c、50G2c、50G3c、50G4c、50G5c和50G6c均可以包括至少两个金属芯结构50。多个芯结构组50G1c、50G2c、50G3c、50G4c、50G5c和50G6c中的一者中包括的两个相邻的金属芯结构50之间的隔离距离可以小于布置在多个芯结构组50G1c、50G2c、50G3c、50G4c、50G5c和50G6c当中的其他芯结构组中的两个分别定位的金属芯结构50之间的隔离距离。
在一些实施例中，多个金属芯结构50可以形成与第一封装基板100的四个角和第二封装基板200的四个角相邻的四个芯结构组，即，第一芯结构组50G1c、第二芯结构组50G2c、第三芯结构组50G3c和第四芯结构组50G4c，并可以形成布置在与第一封装基板100和第二封装基板200中的每一者的四个边缘中的两个相对边缘的非角部分相邻的部分处且布置在上述两个相对边缘的非角部分的中点处的至少两个芯结构组，即，第五芯结构组50G5c和第六芯结构组50G6c。第一芯结构组50G1c、第二芯结构组50G2c、第三芯结构组50G3c、第四芯结构组50G4c、第五芯结构组50G5c和第六芯结构组50G6c可以被布置为在俯视图中相对于第一封装基板100和第二封装基板200的中心部分(例如，中心点)具有点对称性。例如，在俯视图中，第一芯结构组50G1c与第三芯结构组50G3c、第二芯结构组50G2c与第四芯结构组50G4c以及第五芯结构组50G5c与第六芯结构组50G6c可以相对于第一封装基板100和第二封装基板200的中心部分具有点对称性。
在一个实施例中，多个金属芯结构50在垂直方向上不与多个第二上表面焊盘226U交叠。
多个焊料球60中的一些焊料球60可以与多个第二上表面焊盘226U中的至少一者垂直交叠，并且多个第二上表面焊盘226U中的其余第二上表面焊盘226U可以在垂直方向上不与多个焊料球60交叠。
尽管在图2C中将多个金属芯结构50示出为形成六个芯结构组50G1c、50G2c、50G3c、50G4c、50G5c和50G6c，但本发明构思不限于此。例如，多个金属芯结构50可以形成布置在与第一封装基板100和第二封装基板200中的每一者的四个角相邻的部分处的四个芯结构组50G1c、50G2c、50G3c和50G4c，并可以形成布置在与第一封装基板100和第二封装基板200中的每一者的四个边缘相邻的非角部分处的至少一个芯结构组。例如，半导体封装件2c可以包括作为2和4的倍数之和的6、8、10、12等个芯结构组。
参照图2D，半导体封装件2d还可以包括辅助芯结构组50G7c。形成辅助芯结构组50G7c的至少两个金属芯结构50中的每一者可以被称为辅助金属芯结构。在俯视图中，相对于第一封装基板100和第二封装基板200的中心部分，辅助芯结构组50G7c和形成辅助芯结构组50G7c的至少两个辅助金属芯结构50可以不与芯结构组50G1c、50G2c、50G3c、50G4c、50G5c和50G6c和形成芯结构组的金属芯结构50具有点对称性。
辅助芯结构组50G7c和形成辅助芯结构组50G7c的至少两个辅助金属芯结构50可以布置在半导体封装件2d中的结构可靠性需要部分增强的部分处。
尽管未单独示出，但在一些实施例中，图2A至图2C中示出的半导体封装件2a、2b和2c还包括由至少两个辅助金属芯结构50形成的辅助芯结构组50G7c。
图2A至图2D示出了半导体封装件2a、2b、2c和2d包括多个金属芯结构50，但本发明构思不限于此，并且半导体封装件2a、2b、2c和2d可以可选地包括图中示出的多个金属芯结构50a。
图3A至图3E是示出了根据本发明构思的制造半导体封装件的方法的截面图。
参照图3A，将第一半导体芯片10附接到第一封装基板100的上表面。例如，在将多个芯片连接构件18附接到第一半导体芯片10的多个芯片焊盘16之后，将多个芯片连接构件18附接到第一封装基板100的多个第一上表面焊盘126U中的一些第一上表面焊盘126U，因此，第一半导体芯片10可以附接到第一封装基板100上。可以在第一半导体芯片10和第一封装基板100之间形成底部填充层90。底部填充层90可以通过利用毛细管底部填充方法在第一半导体芯片10和第一封装基板100之间插入树脂材料来形成。底部填充层90可以被形成为填充第一半导体芯片10和第一封装基板100之间的空间并围绕多个芯片连接构件18。
可以将多个外部连接端子150附接到多个第一下表面焊盘126L中的至少一些第一下表面焊盘126L。在一些实施例中，在形成图1A中示出的第二封装基板200和包封剂70之后，也可以将多个外部连接端子150附接到第一封装基板100的下表面。
在一些实施例中，可以将辅助芯片20附接到第一封装基板100的下表面。通过在至少两个辅助芯片端子22与多个第一下表面焊盘126L中的一些第一下表面焊盘126L之间形成连接焊料部分152，可以将具有至少两个辅助芯片端子22的辅助芯片20附接到第一封装基板100。
参照图3B，将多个下焊料球60L附接到多个第一上表面焊盘126U中的其他第一上表面焊盘126U。多个下焊料球60L可以由导电焊料形成。例如，多个下焊料球60L可以包括从Sn、Bi、Ag和Zn中选择的至少一种材料。多个下焊料球60L的垂直高度可以略大于图1A中示出的多个焊料球60中的每一者的垂直高度的一半。例如，多个下焊料球60L的垂直高度可以为大约55μm至大约240μm。在一些实施例中，每个下焊料球60L可以具有与其他下焊料球60L相同的高度。在一些实施例中，一些下焊料球60L具有彼此不同的高度。
参照图3C，在制备第二封装基板200之后，将多个金属芯结构50附接到第二封装基板200的多个第二下表面焊盘226L中的一些第二下表面焊盘226L，并且将多个上焊料球60U附接到其中的其他第二下表面焊盘226L。
可以将多个金属芯结构50附接到多个第二下表面焊盘226L中的不与多个第二上表面焊盘226U垂直交叠的一些第二下表面焊盘226L。多个第二下表面焊盘226L中的与多个上焊料球60U附接的至少一些其他第二下表面焊盘226L可以与多个第二上表面焊盘226U垂直交叠。
多个上焊料球60U可以由导电焊料形成。例如，多个上焊料球60U可以均包括从Sn、Bi、Ag和Zn中选择的至少一种材料。多个上焊料球60U的垂直高度可以与图3B中示出的多个下焊料球60L的垂直高度基本上相同。例如，多个上焊料球60U的垂直高度可以为大约55μm至大约240μm。在一些实施例中，每个上焊料球60U可以具有与其他上焊料球60U相同的高度。在一些实施例中，一些上焊料球60U具有彼此不同的高度。在一些实施例中，上焊料球60U可以均具有与每个下焊料球60L相同的高度。
参照图3D，为了使多个上焊料球60U与多个下焊料球60L接触，将与多个金属芯结构50和多个上焊料球60U附接的第二封装基板200放置在与半导体芯片10和多个下焊料球60L附接的第一封装基板100上。
多个金属芯结构50在俯视图中对称地附接到第二封装基板200的下表面，因此，当将第二封装基板200安装在第一封装基板100上时，第二封装基板200没有倾斜。
参照图3D和图3E，使多个金属芯结构50的焊料层56与待连接到其的多个第一上表面焊盘126U接触，并且使多个上焊料球60U与多个下焊料球60L彼此连接，以形成多个焊料球60。
为了将多个金属芯结构50连接到第一上表面焊盘126以及形成多个焊料球60，可以施加热以使多个金属芯结构50的焊料层56、多个上焊料球60U和多个下焊料球60L熔化，或者可以将压力与热一起施加到第二封装基板200。
可以形成多个金属芯结构50和多个焊料球60以将多个第一上表面焊盘126U连接到多个第二下表面焊盘226L。
分别具有金属芯球52的多个金属芯结构50位于第一封装基板100和第二封装基板200之间，因此，当将第二封装基板200附接到第一封装基板100上时，即使当对其施加热或对其施加热和压力时，第一封装基板100与第二封装基板200之间的距离也可以通过多个金属芯结构50来保持。
此后，通过形成填充第一封装基板100和第二封装基板200之间的空间以围绕半导体芯片10、多个金属芯结构50和多个焊料球60的包封剂70来制造半导体封装件1a，如图1A中所示。在一些实施例中，可以在形成包封剂70的工艺期间在第一封装基板100和第二封装基板200之间施加压力。
多个金属芯结构50不与多个第二上表面焊盘226U垂直交叠，因此，即使当在第一封装基板100和第二封装基板200之间施加压力时，因为多个第二上表面焊盘226U不位于分别具有相对硬的金属芯球52的多个金属芯结构50上，所以可以防止多个第二上表面焊盘226U起皱。
图4A至图4F是示出了根据本发明构思的半导体封装件的截面图。在图4A至图4F和图1A和图1B中示出的构件名称和构件编号中，相同的构件名称和构件编号可以分别指示相同的构件，并且在参考图4A至图4F和图1A和图1B进行的描述中，省略了冗余的描述。
参照图4A，半导体封装件3a包括具有多个第一上表面焊盘126U和多个第一下表面焊盘126L的第一封装基板100、具有多个第二上表面焊盘226U和多个第二下表面焊盘226L的第二封装基板200以及形成在第一封装基板100和第二封装基板200之间的空间中的半导体芯片10、多个金属芯结构50和多个焊料球60。
半导体封装件3a可以包括粘合层90a而不是图1A和图1B中示出的半导体封装件1a和1b中的每一者的底部填充层90。粘合层90a可以位于第一封装基板100和第二封装基板200之间，以围绕半导体芯片10。粘合层90a可以围绕多个芯片连接构件18，填充第一封装基板100的上表面和半导体芯片10的下表面之间的空间，围绕半导体芯片10的侧表面，并填充半导体芯片10的上表面和第二封装基板200的下表面之间的空间。
在一些实施例中，粘合层90a可以包括当对其施加热时软化并保持完全溶解状态或不溶解状态(例如，b阶段状态)的材料或者由该材料形成。在一些实施例中，粘合层90a可以包括粘合剂材料和固化材料。例如，包括在粘合层90a中的粘合剂材料可以包括丙烯酸聚合物树脂和环氧树脂中的至少一种。另外，包括在粘合层90中的固化材料可以包括环氧树脂、酚类固化树脂和苯氧基树脂中的至少一种。另外，粘合层90a还可以包括固化催化剂、诸如硅烷偶联剂的添加剂和诸如二氧化硅的填料。在一些实施例中，粘合层90a可以包括当对其施加热时软化并保持完全溶解状态或不溶解状态的裸片贴膜(die attach film，DAF)。
包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，以围绕半导体芯片10、多个金属芯结构50、多个焊料球60和粘合层90a。
因为半导体封装件3a包括当对其施加热时软化并保持完全溶解状态或不溶解状态的粘合层90a，所以可以防止在第一封装基板100和第二封装基板200之间的空间中产生空隙。因此，可以提高半导体封装件3a的结构可靠性。
参照图4B，半导体封装件3b包括具有多个第一上表面焊盘126U和多个第一下表面焊盘126L的第一封装基板100、具有多个第二上表面焊盘226U和多个第二下表面焊盘226L的第二封装基板200以及形成在第一封装基板100和第二封装基板200之间的空间中的半导体芯片10、多个金属芯结构50和多个焊料球60。
半导体封装件3b可以包括位于第一封装基板100和第二封装基板200之间以围绕半导体芯片10的粘合层90b。粘合层90b可以围绕多个芯片连接构件18，填充第一封装基板100的上表面和半导体芯片10的下表面之间的空间，围绕半导体芯片10的侧表面，并填充半导体芯片10的上表面和第二封装基板200的下表面之间的空间。
在一些实施例中，粘合层90b可以具有水平宽度和水平面积从第一封装基板100朝向第二封装基板200减小的渐窄形状。例如，粘合层90b可以具有截锥或截四角锥的形状。另外，粘合层90b的垂直截面可以具有上边长度小于下边长度的梯形形状。包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，以围绕半导体芯片10、多个金属芯结构50、多个焊料球60和粘合层90b。
参照图4C，半导体封装件3c包括具有多个第一上表面焊盘126U和多个第一下表面焊盘126L的第一封装基板100、具有多个第二上表面焊盘226U和多个第二下表面焊盘226L的第二封装基板200以及形成在第一封装基板100和第二封装基板200之间的空间中的半导体芯片10、多个金属芯结构50和多个焊料球60。
半导体封装件3c可以包括位于第一封装基板100和第二封装基板200之间以围绕半导体芯片10的粘合层90c。粘合层90c可以围绕多个芯片连接构件18，填充第一封装基板100的上表面和半导体芯片10的下表面之间的空间，围绕半导体芯片10的侧表面，并填充半导体芯片10的上表面和第二封装基板200的下表面之间的空间。
在一些实施例中，粘合层90c可以具有水平宽度和水平面积从第二封装基板200朝向第一封装基板100减小的渐窄形状。例如，粘合层90c可以具有倒截锥或倒截四角锥的形状。另外，粘合层90c的垂直截面可以具有上边长度大于下边长度的梯形形状。包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，以围绕半导体芯片10、多个金属芯结构50、多个焊料球60和粘合层90c。
参照图4D，半导体封装件3d包括具有多个第一上表面焊盘126U和多个第一下表面焊盘126L的第一封装基板100、具有多个第二上表面焊盘226U和多个第二下表面焊盘226L的第二封装基板200以及形成在第一封装基板100和第二封装基板200之间的空间中的半导体芯片10、多个金属芯结构50和多个焊料球60。
半导体封装件3d可以包括位于第一封装基板100和第二封装基板200之间以围绕半导体芯片10的粘合层90d。粘合层90d可以围绕多个芯片连接构件18，填充第一封装基板100的上表面和半导体芯片10的下表面之间的空间，围绕半导体芯片10的侧表面，并填充半导体芯片10的上表面和第二封装基板200的下表面之间的空间。在一些实施例中，粘合层90c可以具有水平宽度和水平面积从第一封装基板100朝向第二封装基板200增大接着减小的罐(jar)形状。包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，以围绕半导体芯片10、多个金属芯结构50、多个焊料球60和粘合层90d。
参照图4E，半导体封装件3e包括具有多个第一上表面焊盘126U和多个第一下表面焊盘126L的第一封装基板100、具有多个第二上表面焊盘226U和多个第二下表面焊盘226L的第二封装基板200a以及形成在第一封装基板100和第二封装基板200a之间的空间中的半导体芯片10、多个金属芯结构50和多个焊料球60。
半导体封装件3e可以包括位于第一封装基板100和第二封装基板200a之间以围绕半导体芯片10的粘合层90e。粘合层90e可以围绕多个芯片连接构件18，填充第一封装基板100的上表面和半导体芯片10的下表面之间的空间，围绕半导体芯片10的侧表面，并填充半导体芯片10的上表面和第二封装基板200a的下表面之间的空间。
第二封装基板200a可以具有在其下部处容纳粘合层90e的至少一部分的沟槽TR。第二封装基板200a的沟槽TR可以是在从第二封装基板200a的下表面朝向其上表面的方向上凹入地形成的凹槽。尽管图4E示出了沟槽TR形成在第二封装基板200a的第二下表面阻焊层234中，但这是示例并且本发明构思不限于此。在一些实施例中，沟槽TR可以通过第二下表面阻焊层234延伸到第二封装基板200a的第二基板基体210中。
在一些实施例中，第二封装基板200a的沟槽TR的水平截面可以为矩形形状或圆形形状，但是沟槽TR的水平截面的形状不限于此。另外，第二封装基板200a的沟槽TR的垂直深度可以为大约5μm至大约100μm。另外，第二封装基板200a的沟槽TR的垂直深度可以小于粘合层90e的垂直长度。例如，第二封装基板200a的沟槽TR的垂直深度可以是粘合层90e的垂直长度的大约5％至大约20％。
因为第二封装基板200a在其下方具有沟槽TR，所以第二封装基板200a可以围绕粘合层90e的至少一部分。另外，粘合层90e的垂直高度可以大于包封剂70的垂直高度。包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，并可以围绕半导体芯片10、多个金属芯结构50、多个焊料球60和粘合层90e。
因为半导体封装件3e具有填充第二封装基板200a的沟槽TR的粘合层90e，所以可以提高半导体封装件3e的结构可靠性。
参照图4F，半导体封装件3f包括具有多个第一上表面焊盘126U和多个第一下表面焊盘126L的第一封装基板100、具有多个第二上表面焊盘226U和多个第二下表面焊盘226L的第二封装基板200b以及形成在第一封装基板100和第二封装基板200b之间的空间中的半导体芯片10、多个金属芯结构50和多个焊料球60。
第二封装基板200b可以包括从第二下表面阻焊层234突出的阻焊贴片250。阻焊贴片250可以与半导体芯片10的上表面接触。在一些实施例中，第二封装基板200b可以包括彼此隔离的具有其中分别从第二下表面阻焊层234凹入和凸起的凹部分和凸部分交替重复的不平坦形状的多个阻焊贴片250。在一些实施例中，阻焊贴片250可以由与第二下表面阻焊层234基本上相同的材料形成。
半导体封装件3f可以包括位于第一封装基板100和第二封装基板200之间以围绕半导体芯片10的粘合层90a。粘合层90a可以围绕多个芯片连接构件18，填充第一封装基板100的上表面和半导体芯片10的下表面之间的空间，围绕半导体芯片10的侧表面，并填充半导体芯片10的上表面和第二封装基板200的下表面之间的空间以围绕阻焊贴片250。包封剂70可以填充第一封装基板100和第二封装基板200之间的空间，以围绕半导体芯片10、多个金属芯结构50、多个焊料球60和粘合层90a。
因为半导体封装件3f包括粘合层90a和阻焊贴片250，所以在第一封装基板100和第二封装基板200之间的空间中不产生空隙，第一封装基板100和第二封装基板200之间的空间得以保持，因此，可以提高半导体封装件3f的结构可靠性。
图5A和图5B是根据本发明构思的堆叠封装(PoP)型的半导体封装件的截面图。在参考图5A和图5B进行的描述中，省略了与参考图1A和图1B进行的描述重叠的描述。
参照图5A，半导体封装件4a可以包括其中上封装件UP附接到下封装件LP上的PoP型半导体封装件。
下封装件LP可以与图1A中示出的半导体封装件1a相同。下封装件LP可以包括第一封装基板100、附接到第一封装基板100上的第一半导体芯片10以及覆盖第一半导体芯片10的第二封装基板200。第一半导体芯片10可以包括具有彼此相对的有源表面和无源表面的第一半导体衬底12、形成在第一半导体衬底12的有源表面上的第一半导体器件14以及位于第一半导体芯片10的第一表面上的多个第一芯片焊盘16。
第一包封剂70可以填充第一封装基板100和第二封装基板200之间的空间以围绕第一半导体芯片10。在一些实施例中，第一底部填充层90可以位于第一半导体芯片10的下表面和第一封装基板100的上表面之间。第一底部填充层90可以围绕多个第一芯片连接构件18。穿过第一包封剂70的多个金属芯结构50和多个焊料球60可以位于第一封装基板100和第二封装基板200之间。
上封装件UP可以包括第三封装基板300、附接到第三封装基板300的上表面上的第二半导体芯片410、围绕第二半导体芯片410的第二包封剂470以及附接到第三封装基板300的下表面上的多个封装连接构件350(例如，互连端子)。多个封装连接构件350可以连接到多个第二上表面焊盘226U。
第三封装基板300可以包括第三基板基体310和第三布线结构320，第三布线结构320均包括位于第三基板基体310的上表面和下表面上的多个第三布线图案322以及穿过第三基板基体310的至少一部分的多个第三基板通路324。在一些实施例中，第三封装基板300可以具有其中堆叠有多个第三基板基体310的堆叠结构，并且多个第三布线图案322可以布置在多个第三基板基体310中的每一者的上表面和下表面上。多个第三布线图案322中的一些第三布线图案322可以是位于第三封装基板300的上表面上的第三上表面焊盘326U，并且其中的其他第三布线图案322可以是位于第三封装基板300的下表面上的第三下表面焊盘326L。在多个第三上表面焊盘326U和多个第三下表面焊盘326L当中，彼此对应的第三上表面焊盘326U和第三下表面焊盘326L可以通过多个第三基板通路324中的一些第三基板通路324或者通过多个第三布线图案322中的一些第三布线图案322和多个第三基板通路324中的一些第三基板通路324彼此电连接。
在一些实施例中，第三封装基板300还可以包括覆盖第三基板基体310的上表面和下表面的第三阻焊层330。第三阻焊层330可以包括第三上表面阻焊层332和第三下表面阻焊层334，第三上表面阻焊层332暴露多个第三上表面焊盘326U并覆盖第三基板基体310的上表面，第三下表面阻焊层334暴露多个第三下表面焊盘326L并覆盖第三基板基体310的下表面。
多个封装连接构件350可以附接到多个第三下表面焊盘326L上。例如，多个封装连接构件350可以位于多个第二上表面焊盘226U和多个第三下表面连接焊盘326L之间。
第三封装基板300、第三基板基体310、第三布线结构320和第三阻焊层330可以分别与第一封装基板100、第一基板基体110、第一布线结构120和第一阻焊层130基本上类似，因此省略对其的冗余描述。
第二半导体芯片410可以包括具有彼此相对的有源表面和无源表面的第二半导体衬底412、形成在第二半导体衬底412的有源表面上的第二半导体器件414以及位于第二半导体芯片410的第一表面上的多个第二芯片焊盘416。第二半导体芯片410可以通过将多个第二芯片焊盘416连接到多个第三上表面焊盘326U的多个第二芯片连接构件450(例如，连接端子)电连接到第三封装基板300。第二半导体芯片410可以与第一半导体芯片10基本上类似，因此，省略对其的冗余描述。
第二半导体芯片410、第二半导体衬底412、第二半导体器件414、第二芯片焊盘416和第二芯片连接构件450可以分别被称为上半导体芯片410、上半导体衬底412、上半导体器件414、上芯片焊盘416和上芯片连接构件418。
在一些实施例中，第一半导体芯片10可以包括中央处理单元芯片、图形处理单元芯片或应用处理器芯片，并且第二半导体芯片410可以包括半导体存储芯片。
在一些实施例中，围绕多个第二芯片连接构件450的第二底部填充层460可以位于第二半导体芯片410的第二表面(例如，下表面)和第三封装基板300之间。在一些实施例中，第二包封剂470可以覆盖第三封装基板300的上表面，以围绕第二半导体芯片410和第二底部填充层460。
图5A示出了第二半导体芯片410具有面朝上的布置并且附接到第三封装基板300的上表面上，但其不限于此。例如，第二半导体芯片410可以具有面朝下的布置并且可以附接到第三封装基板300的上表面上。
半导体封装件4a的下封装件LP被示出为图1中示出的半导体封装件1a，但对于本领域的技术人员而言还显而易见的是，下封装件LP可以是图4A至图4F中显示的半导体封装件之一。
在根据本发明构思的半导体封装件4a中，分别具有金属芯球52的多个金属芯结构50可以位于第一封装基板100和第二封装基板200之间，并且当将第二封装基板200附接到第一封装基板100上时，即使当对其施加热时，第一封装基板100与第二封装基板200之间的距离也可以通过多个金属芯结构50来保持，因此，可以提高半导体封装件4a的结构可靠性。
因为多个金属芯结构50在俯视图中对称地布置，所以当将第二封装基板200附接到第一封装基板100上时，防止了第二封装基板200倾斜或翘曲，因此，可以提高第一封装基板100与第二封装基板200之间的电连接的可靠性。
另外，多个第二上表面焊盘226U位于不与多个金属芯结构50垂直交叠的部分处，因此，当将第二封装基板200附接到第一封装基板100上时，因为多个第二上表面焊盘226U未布置在分别具有相对硬的金属芯球52的多个金属芯结构50上，所以即使当对其施加压力时，也可以防止多个第二上表面焊盘226U起皱。因此，可以提高与通过多个第二芯片连接构件450电连接到多个第二上表面焊盘226U的上封装件UP的电连接的可靠性。
参照图5B，半导体封装件4b可以包括其中上封装件UP附接到下封装件LPa上的PoP型半导体封装件。
下封装件LPa可以是图1B中示出的半导体封装件1b。下封装件LPa可以包括第一封装基板100、附接到第一封装基板100上的半导体芯片10以及覆盖半导体芯片10的第二封装基板200。
第一包封剂70可以填充第一封装基板100和第二封装基板200之间的空间以围绕第一半导体芯片10。穿过第一包封剂70的多个金属芯结构50a和多个焊料球60可以位于第一封装基板100和第二封装基板200之间。
上封装件LP可以包括第三封装基板300、附接到第三封装基板300的上表面上的第二半导体芯片410以及围绕第二半导体芯片410的第二包封剂470。
虽然已经参考本发明构思的实施例具体示出并描述了本发明构思，但是在不脱离随附权利要求的精神和范围的情况下，可以在这里进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
第一封装基板，所述第一封装基板具有分别包括多个第一下表面焊盘和多个第一上表面焊盘的下表面和上表面；
第二封装基板，所述第二封装基板具有分别包括多个第二下表面焊盘和多个第二上表面焊盘的下表面和上表面，其中，所述多个第二上表面焊盘包括位于所述第二封装基板的所述上表面处的所有上表面焊盘；
半导体芯片，所述半导体芯片设置在所述第一封装基板和所述第二封装基板之间并且附接到所述第一封装基板上；以及
多个金属芯结构，所述多个金属芯结构将所述多个第一上表面焊盘中的一些第一上表面焊盘连接到所述多个第二下表面焊盘中的一些第二下表面焊盘并且不与所述多个第二上表面焊盘中的任何第二上表面焊盘垂直交叠，每个所述金属芯结构具有金属芯。
2.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
多个焊料球，所述多个焊料球中的至少一些焊料球与所述多个第二上表面焊盘中的一些第二上表面焊盘垂直交叠，所述多个焊料球将所述多个第一上表面焊盘中的其他第一上表面焊盘连接到所述多个第二下表面焊盘中的其他第二下表面焊盘。
3.根据权利要求2所述的半导体封装件，其中，所述多个金属芯结构中的每一者的最大水平宽度大于所述多个焊料球中的每一者的最大水平宽度。
4.根据权利要求1所述的半导体封装件，其中，所述金属芯包括金属芯球和围绕所述金属芯球的焊料层。
5.根据权利要求4所述的半导体封装件，其中，所述金属芯球为最大水平宽度等于最大垂直高度的球形形状。
6.根据权利要求4所述的半导体封装件，其中，所述金属芯球为最大垂直高度大于最大水平宽度的橄榄球形状。
7.根据权利要求1所述的半导体封装件，其中，所述多个金属芯结构被布置为在俯视图中相对于所述第一封装基板的中心具有点对称性。
8.根据权利要求7所述的半导体封装件，其中，所述第一封装基板的两个相对边缘和所述半导体芯片的与所述第一封装基板的所述两个相对边缘对应的两个相对边缘在所述俯视图中彼此隔离第一距离，并且所述第一封装基板的另外两个相对边缘和所述半导体芯片的与所述第一封装基板的所述另外两个相对边缘对应的另外两个相对边缘在所述俯视图上彼此隔离第二距离，所述第二距离小于所述第一距离，并且
其中，所述多个金属芯结构位于所述第一封装基板的所述两个相对边缘中的每个边缘和所述半导体芯片的所述两个相对边缘中的相应边缘之间。
9.根据权利要求1所述的半导体封装件，其中，所述多个金属芯结构形成多个芯结构组，每个所述芯结构组包括所述多个金属芯结构中的至少两个金属芯结构，并且
其中，所述多个芯结构组被布置为在俯视图中相对于所述第一封装基板的中心具有点对称性。
10.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
上封装件，所述上封装件包括附接到所述多个第二上表面焊盘中的至少一些第二上表面焊盘的多个封装连接构件以及电连接到所述多个封装连接构件的上半导体芯片。
11.一种半导体封装件，所述半导体封装件包括：
第一封装基板，所述第一封装基板具有分别包括多个第一下表面焊盘和多个第一上表面焊盘的下表面和上表面；
第二封装基板，所述第二封装基板具有分别包括多个第二下表面焊盘和多个第二上表面焊盘的下表面和上表面，其中，所述多个第二上表面焊盘包括位于所述第二封装基板的上表面处的所有上表面焊盘；
半导体芯片，所述半导体芯片设置在所述第一封装基板和所述第二封装基板之间并且附接到所述第一封装基板上；
多个金属芯结构和多个焊料球，所述多个金属芯结构和所述多个焊料球彼此分开，连接在所述多个第一上表面焊盘和所述多个第二下表面焊盘之间，并且布置为在俯视图中与所述半导体芯片隔离地围绕所述半导体芯片；以及
包封剂，所述包封剂填充所述第一封装基板和所述第二封装基板之间的空间，并且包封所述半导体芯片、所述多个金属芯结构和所述多个焊料球，
其中，所述多个金属芯结构不与所述多个第二上表面焊盘中的任何第二上表面焊盘垂直交叠。
12.根据权利要求11所述的半导体封装件，其中，所述多个金属芯结构中的每一者的垂直高度等于所述多个焊料球中的每一者的垂直高度，并且
其中，所述多个金属芯结构中的每一者的最大水平宽度大于所述多个焊料球中的每一者的最大水平宽度。
13.根据权利要求11所述的半导体封装件，其中，所述多个焊料球中的一些焊料球分别与所述多个第二上表面焊盘中的一些第二上表面焊盘垂直交叠，并且所述多个焊料球中的其他焊料球不与所述多个第二上表面焊盘中的任何第二上表面焊盘垂直交叠。
14.根据权利要求11所述的半导体封装件，其中，所述多个金属芯结构均包括具有球形形状的金属芯球、共形地覆盖所述金属芯球的表面的阻挡层以及围绕所述阻挡层的焊料层。
15.根据权利要求11所述的半导体封装件，其中，所述多个金属芯结构形成多个芯结构组，每个所述芯结构组包括所述多个金属芯结构中的至少两个金属芯结构，并且
其中，所述多个芯结构组布置为在俯视图中相对于所述第一封装基板的中心具有点对称性。
16.根据权利要求15所述的半导体封装件，其中，在俯视图中，每个所述芯结构组布置在所述第一封装基板的两个相对边缘中的相应边缘和所述半导体芯片的与所述第一封装基板的所述两个相对边缘对应的两个相对边缘中的相应边缘之间，并且未布置在所述第一封装基板的另外两个相对边缘中的任一边缘和所述半导体芯片的与所述第一封装基板的所述另外两个相对边缘对应的另外两个相对边缘中的相应边缘之间。
17.根据权利要求16所述的半导体封装件，其中，所述第一封装基板的所述两个相对边缘中的每个边缘和所述半导体芯片的所述两个相对边缘中的相应边缘之间的距离大于所述第一封装基板的所述另外两个相对边缘中的每个边缘和所述半导体芯片的所述另外两个相对边缘中的相应边缘之间的距离。
18.一种半导体封装件，所述半导体封装件包括：
第一封装基板，所述第一封装基板具有分别包括多个第一下表面焊盘和多个第一上表面焊盘的下表面和上表面；
第二封装基板，所述第二封装基板具有分别包括多个第二下表面焊盘和多个第二上表面焊盘的下表面和上表面；
半导体芯片，所述半导体芯片设置在所述第一封装基板和所述第二封装基板之间并且附接到所述第一封装基板上；
包封剂，所述包封剂填充所述第一封装基板和所述第二封装基板之间的空间并且围绕所述半导体芯片；以及
多个金属芯结构和多个焊料球，所述多个金属芯结构和所述多个焊料球彼此分开，穿过所述包封剂以将所述多个第一上表面焊盘连接到所述多个第二下表面焊盘，并且布置为在俯视图中与所述半导体芯片隔离地围绕所述半导体芯片，
其中，所述多个金属芯结构均包括金属芯球，所述金属芯球不包括焊料，
其中，所述多个金属芯结构布置为在俯视图中相对于所述第一封装基板的中心部分具有点对称性，并且不与所述多个第二上表面焊盘垂直交叠，并且
其中，所述多个焊料球中的至少一些焊料球与所述多个第二上表面焊盘中的一些第二上表面焊盘垂直交叠，并且所述多个焊料球中的其他焊料球不与所述多个第二上表面焊盘垂直交叠。
19.根据权利要求18所述的半导体封装件，其中，所述多个金属芯结构均包括具有球形形状的金属芯球、围绕所述金属芯球的焊料层以及位于所述金属芯球和所述焊料层之间的阻挡层，
其中，所述多个金属芯结构中的每一者的垂直高度等于所述多个焊料球中的每一者的垂直高度，并且
其中，每个所述金属芯结构的最大水平宽度为100μm至400μm，并且每个所述焊料球的最大水平宽度小于每个所述金属芯结构的最大水平宽度，并且为55μm至220μm。
20.根据权利要求18所述的半导体封装件，其中，所述金属芯球包括铜，并且
其中，所述焊料层和所述多个焊料球由导电焊料形成。
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