CN111162054B - 一种晶圆级芯片封装方法及封装结构 - Google Patents

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Abstract

本发明公开了一种晶圆级芯片封装方法及封装结构，其中封装方法包括：提供基底，基底从上至下依次包括：器件层、绝缘层、衬底层，器件层包含多个电子器件；在器件层的上表面形成布线层，布线层包括：介质层和第一电连接结构，第一电连接结构与电子器件电连接；去除衬底层，暴露出绝缘层的下表面；在绝缘层中形成第二电连接结构，第二电连接结构与第一电连接结构连接；提供带有第二导电凸块的芯片或，第二电连接结构包括第二导电凸块，通过第二导电凸块将芯片与第二电连接结构连接；形成塑封层，塑封层填满芯片之间的间隙，且塑封层的上表面高于芯片的上表面，以将芯片完全嵌入于塑封层中。

Description

一种晶圆级芯片封装方法及封装结构
技术领域
本发明涉及半导体器件封装领域，尤其涉及一种晶圆级芯片封装方法及封装结构。
背景技术
系统级封装Sip(System in Package)能够将多个不同功能的有源元件，以及无源元件、微机电系统(MEMS)、光学元件等其他元件，组合到一个单元中，形成一个可提供多种功能的系统或子系统，允许异质IC集成。有效解决了SOC(系统级芯片)不能集成模拟、射频和数字功能。系统级封装SiP集成相对简单，设计周期和面市周期更短，成本较低，可以实现更复杂的系统。
现有技术中，芯片封装时，先将芯片键合在晶圆的一面，先不与晶圆电连接，再做塑封工艺，将芯片密封固定，然后在晶圆的另一面形成连通芯片的通孔(通孔中形成有导电结构)，将芯片的电信号通过导电结构引出。晶圆经塑封工艺后翘曲度大，光刻时线宽难以做小，还会出现机台无法把持晶圆的问题。因此，如何提高系统级封装集成度，实现更好的线宽和更高的良率，是目前研究的课题。
发明内容
本发明的目的在于提供一种晶圆级芯片封装方法，解决晶圆在注塑后翘曲度大，光刻时线宽难以做小，以及机台无法把持晶圆的问题。
为了实现上述目的，本发明提供一种晶圆级芯片封装方法，包括：
提供基底，所述基底从上至下依次包括：器件层、绝缘层、衬底层，所述器件层包含多个电子器件；
在所述器件层的上表面形成布线层，所述布线层包括：介质层和第一电连接结构，所述第一电连接结构与所述电子器件电连接；
去除所述衬底层，暴露出所述绝缘层的下表面；
在所述绝缘层中形成第二电连接结构，所述第二电连接结构与所述第一电连接结构连接；
提供带有第二导电凸块的芯片或，所述第二电连接结构包括所述第二导电凸块，通过所述第二导电凸块将所述芯片与所述第二电连接结构连接；
形成塑封层，所述塑封层填满所述芯片之间的间隙，且所述塑封层的上表面高于所述芯片的上表面，以将所述芯片完全嵌入于所述塑封层中。
本发明还提供一种晶圆级芯片封装结构，从上至下依次包括：
布线层，所述布线层包括介质层和部分嵌入于所述介质层中的第一电连接结构；
器件层，所述器件层内形成有多个电子器件，所述电子器件与所述第一电连接结构连接；
绝缘层，所述绝缘层中嵌设有第二电连接结构，所述第二电连接结构一端与所述第一电连接结构连接；
塑封层，所述塑封层中嵌设有芯片，所述芯片设有第二导电凸块，所述第二导电凸块与所述第二电连接结构的另一端连接。
本发明的有益效果在于，在对晶圆级多芯片进行模组化封装时，先在晶圆的一面做布线层，布线层中形成有第一电连接结构，将器件层中的电子器件的电信号通过第一电连接结构引出，再在晶圆的另一面形成第二电连接结构，将待集成的芯片电连接在第二电连接结构上，实现芯片的电信号与第一电连接结构连接。然后做塑封工艺，第一电连接结构和第二电连接结构都是在塑封工艺前制作的，解决了因塑封工艺后，晶圆翘曲度大，光刻时线宽难以做小，机台无法把持的问题，可以实现更小的线宽和更高的良率。
附图说明
图1为本发明一实例的一种晶圆级芯片封装方法的步骤流程图。
图2至图10为本发明一实施例的一种晶圆级芯片封装方法不同步骤相对应的结构示意图。
附图标记说明：
10-衬底层；11-绝缘层；12-器件层；20介质层；21-互连结构；22-第一导电凸块；30-键合膜；40-承载基底；110-通孔；111-导电插塞；112-焊盘；50-塑封层；51-芯片；52-第二导电凸块。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
本发明一实施例提供了一种晶圆级芯片封装方法，图1为本发明一实施例的一种晶圆级芯片封装方法的流程图，请参考图1，所述晶圆级芯片封装方法：
S01：提供基底，所述基底从上至下依次包括：器件层、绝缘层、衬底层，所述器件层包含多个电子器件；
S02：在所述器件层的上表面形成布线层，所述布线层包括：介质层和第一电连接结构，所述第一电连接结构与所述电子器件电连接；
S03：去除所述衬底层，暴露出所述绝缘层的下表面；
S04：在所述绝缘层中形成第二电连接结构，所述第二电连接结构与所述第一电连接结构连接；
S05：提供带有第二导电凸块的芯片或，所述第二电连接结构包括所述第二导电凸块，通过所述第二导电凸块将所述芯片与所述第二电连接结构连接；
S06：形成塑封层，所述塑封层填满所述芯片之间的间隙，且所述塑封层的上表面高于所述芯片的上表面，以将所述芯片完全嵌入于所述塑封层中。
下面请参考图2至图10对所述晶圆级芯片封装方法进行阐述。图2至图10是本发明晶圆级芯片封装方法一实施例中各步骤对应的结构示意图。
参考图2，执行步骤S01，提供基底，所述基底从上至下依次包括：器件层12、绝缘层11、衬底层10，所述器件层12包含多个电子器件(未示出)。电子器件包括有源器件或无源器件，有源器件如二极管、晶体管；无源器件如电阻或电容。
所述基底作为晶圆级芯片封装的基础，后期工艺中，在所述基底的表面形成芯片，将所述基底中的电子器件与所述芯片电连接，经切割后形成一个个独立的封装结构。器件层12或衬底层10的材质可以为以下所提到的材料中的任意一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体。绝缘层的材料包括二氧化硅、氮化硅或氧化铝。
本实施例中所述基底为SOI(绝缘衬底上的硅)结构，其中顶层硅中形成有电子器件，作为所述器件层12，二氧化硅层作为所述绝缘层11，底层硅作为所述衬底层10。
参考图3，执行步骤S02，在所述器件层12的上表面形成布线层，所述布线层包括：介质层20和第一电连接结构，所述第一电连接结构与所述电子器件电连接；本实施例中，第一电连接结构包括互连结构21和第一导电凸块22，互连结构21位于介质层20中，其一端与位于器件层12中的电子器件电连接，另一端连接有第一导电凸块22，第一导电凸块位于介质层20的上表面。
本实施例中，形成布线层的方法为：在器件层12的上表面通过物理气相沉积或化学气相沉积形成第一层绝缘介质薄膜。绝缘介质薄膜的材料包括：环氧树脂、硅胶、聚酰亚胺、苯并环丁烯、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合。通过干法刻蚀工艺在第一层绝缘介质薄膜中形成沟槽，在所述沟槽内形成导电材料，导电材料可以为以下金属材料：钼(Mo)、铝(Al)、铜(Cu)、钨(W)、钽(Ta)、铂(Pt)、钌(Ru)、铑(Rh)、铱(Ir)、铬(Cr)、钛(Ti)、金(Au)、锇(Os)、铼(Re)、或钯(Pd)中的一种或由上述金属形成的叠层制成。导电材料可以通过磁控溅射、蒸镀等物理气相沉积或者化学气相沉积方法形成。在所述导电材料的上方形成第二层绝缘介质薄膜，覆盖所述导电材料。第二层绝缘介质薄膜的材料参照第一层绝缘介质薄膜的材料，两者的材料可以相同也可以不同。在第二层绝缘介质薄膜中形成连接导电材料的导电插塞，并且导电插塞的顶面凸出于第二层绝缘介质薄膜的上表面。第一层绝缘介质薄膜和第二层绝缘介质薄膜构成介质层20。填充于沟槽中的导电材料和连接于导电材料的导电插塞构成互连结构21。通过植球工艺在导电插塞的顶面形成形成连接于互连结构21的第一导电凸块22。
在另一个实施例中，形成布线层的方法为：在器件层12的上表面通过磁控溅射、蒸镀等物理气相沉积或者化学气相沉积方法形成导电材料，导电材料的材质参照上一实施例。刻蚀导电材料形成互连线，在互连线的上表面、器件层12的上表面形成绝缘介质薄膜，绝缘介质薄膜覆盖互连线，绝缘介质薄膜的材料参照上一实施例第一层绝缘介质薄膜的材料，在绝缘介质薄膜中形成连接于互连线的导电插塞，导电插塞的顶面高于绝缘介质薄膜。互连线和导电插塞构成互连结构21，绝缘介质薄膜构成介质层20。通过植球工艺在导电插塞的顶面形成连接于互连结构21的第一导电凸块22。
步骤S03，去除所述衬底层10，暴露出所述绝缘层11的下表面。
参考图4和图5，可以通过机械研磨或化学腐蚀的方法去除衬底层10。本实施例中通过采用以上两种方法相结合的方式去除衬底层10。具体为，先通过机械研磨去除所述衬底层10的一部分厚度，再通过湿法腐蚀工艺去除所述衬底层10的剩余部分。由于机械研磨的精度不高，不同位置研磨掉的厚度也不一致，在后续工艺中需要在绝缘层11中形成通孔，要求绝缘层的上表面高度一致，否则形成的通孔所达到的深度不一致，影响成品率。因此，用机械研磨的方法去除大部分厚度的衬底层10，以磨掉绝缘层11为准。之后通过湿法化学腐蚀去除剩余的衬底层10。湿法化学腐蚀具有材料选择性，绝缘层11和衬底层10的材料不同，湿法化学腐蚀将衬底层10全部去除的同时，不会腐蚀掉绝缘层11，保证了绝缘层11上表面的齐平。
本实施例中，在去除衬底层10之前还包括：在介质层20的上表面通过键合膜30键合承载基底40。承载基底40的材料可以为硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体或玻璃。键合膜30可以为热解膜或光解膜。所述热解膜在高于设定温度时，失去粘性。不同的热解膜失去粘性的温度不一致，如有70度至80度失效，200度左右失效，还有400度以上温度失效。所述光解膜在紫外光照射时，失去粘性。当键合膜30为热解膜时，以上承载基底40的材料均可。当键合膜30为光解膜时，承载基底40的材料应为透明的材料，如玻璃。在后续工艺中，形成塑封层后，还需要解键合去除衬底层10。
将承载基底40键合在介质层20上的方法包括：在所述承载基底40的底面形成具有流动性和粘合性的所述键合膜40，形成的所述键合膜40的厚度大于所述第一电连接结构(本实施例中为第一导电凸块22)的高度，将所述承载基底40的底面与所述布线层(本实施例中为介质层20)的表面粘合，所述键合膜30填满所述第一电连接结构(本实施例中为第一导电凸块22)之间的空隙，以使所述第一电连接结构(本实施例中为第一导电凸块22)完全嵌入所述键合膜30中；加热，使所述键合膜30固化。加热的温度由键合膜的种类决定。如当键合膜30为热解膜时，固化温度为0度至200度，固化时间为0-1h。当键合膜30为光解膜时，固化温度为0度至200度固化时间为0-1h。当键合膜30为机械解键合膜时，固化温度为100度至200度，固化时间为1-4h。本实施例中，所述键合膜30为热解膜。
步骤S04，在所述绝缘层11中形成第二电连接结构，所述第二电连接结构与所述第一电连接结构连接。
参考图6和图7，本实施例中，所述第二电连接结构包括：导电插塞111和连接所述导电插塞111的焊盘112。本实施例中，形成所述第二电连接结构包括：在所述绝缘层11中形成贯穿所述绝缘层11的多个通孔110，所述通孔110暴露出所述互连结构21，在所述通孔110中形成导电材料，所述导电材料的顶面与所述绝缘层11的顶面齐平，所述导电材料构成所述导电插塞111，在所述导电插塞的顶面形成焊盘112。
具体地，通过干法刻蚀工艺在绝缘层11和器件层12中形成多个通孔110，通孔的底部暴露出互连结构21，通过磁控溅射、蒸镀等物理气相沉积或者化学气相沉积方法在所述通孔110中、绝缘层11上表面形成导电材料，导电材料的材质参照前文。通过干法刻蚀工艺或化学机械研磨使导电材料的顶面与绝缘层11的顶面齐平。所述导电材料构成所述导电插塞111。继续形成导电材料，覆盖所述导电插塞111、所述绝缘层11的表面，图形化所述导电材料，在导电插塞111的上表面形成面积略大于通孔110尺寸的焊盘112。形成焊盘112的导电材料参照形成导电插塞111的导电材料，两者的导电材料可以相同也可以不同。在另一个实施例中，形成焊盘的方法为：在所述通孔110中、绝缘层11上表面形成导电材料，刻蚀导电材料，保留通孔110上方及周边的导电材料，以形成焊盘112。这种形成互连结构21和焊盘112的方法可以减少沉积导电材料、刻蚀导电材料的次数。
执行步骤S05，提供带有第二导电凸块的多个芯片，将所述第二导电凸块与所述第二电连接结构连接。
参考图8，本实施例中，采用回流焊工艺将第二导电凸块52与焊盘112键合。具体地，通过贴片工艺(手工贴片或者自动贴片)将芯片51的第二导电凸块52贴装在涂好助焊剂的焊盘112的上表面，助焊剂通过丝网印刷或者点胶工艺涂覆在焊盘上，回流焊工艺的参数为在220℃至260℃的范围内回流一分钟左右。回流焊工艺流程是，当印刷好锡膏贴片好元件的晶圆进入回流焊炉膛内，线路板由回流焊导轨运输链条带动依次经过回流焊的预热区、保温区、焊接区、冷却区，在经过回流焊这四个温区的温度变化后完成了回流焊焊接流程。预热区升温速率为1-3度/秒。焊接区温度一般为220℃-260℃，冷却区降温速率一般在4℃/S左右。
采用回流焊工艺将第二导电凸块52与焊盘112键合。具体地，通过贴片工艺(手工贴片或者自动贴片)将芯片51的第二导电凸块52贴装在焊盘112的上表面，加热平台升温至220-260℃后焊球融化和焊盘焊接在一起。
本方案先完成金属布线后完成芯片贴装工艺和注塑成型工艺，在金属布线工艺时避免了芯片贴装工艺和注塑成型工艺中引入热膨胀系数不匹配的材料如锡银，非硅基化合物(GaAs SiC等)和塑封材料等，减少了晶圆翘曲度。克服了一般晶圆级封装在金属布线工艺时通常会遇到的晶圆翘曲问题。因此，在金属布线可以做到更小的线宽和更高的良率。
S06：形成塑封层，所述塑封层填满所述芯片之间的间隙，且所述塑封层的上表面高于所述芯片的上表面，以将所述芯片完全嵌入于所述塑封层中。
参考图9，可以采用压缩成型工艺、转移成型工艺、液体密封成型工艺、真空层压工艺或旋涂工艺在所述绝缘层11上形成所述塑封层50。塑封层的材料包括：聚酰亚胺、硅胶、环氧树脂、可固化的聚合物基材料或可固化的树脂基材料。
参考图10，本实施例中，形成塑封层50后还包括通过解键合去除承载基底40，本实施中键合膜30为热解膜，通过在180℃-210℃的温度下加热0.8-1.2分钟，使所述热解膜30失效。其他解键合的方法参照前文，此处不在赘述。
本发明一实施例还提供了一种晶圆级芯片封装结构，参考图10，所述封装结构从上至下依次包括：
布线层，所述布线层包括介质层20和部分嵌入于所述介质层20中的第一电连接结构。本实施例中第一电连接结构为位于所述介质层20上表面的第一导电凸块22和嵌入于所述介质层20中的互连结构21；
器件层12，所述器件层12内形成有多个电子器件(未示出)，电子器件包括：二极管、晶体管、电阻或电容中的至少一种。
所述电子器件与所述第一电连接结构连接。本实施例中，电子器件与所述互连结构21连接。
绝缘层11，所述绝缘层11中嵌设有第二电连接结构，所述第二电连接结构一端与所述第一电连接结构连接。本实施例中第二电连接结构包括：嵌设在绝缘层11、器件层12中的导电插塞111和连接于所述导电插塞111的焊盘112，所述焊盘112位于与器件层12相对的所述绝缘层11的表面，且凸出于绝缘层11的表面。
塑封层50，所述塑封层50中嵌设有芯片51，所述芯片51设有第二导电凸块52，所述第二导电凸块52与所述第二电连接结构的另一端连接。本实施例中所述第二导电凸块52与所述焊盘112连接。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (19)

1.一种晶圆级芯片封装方法，其特征在于，包括：
提供基底，所述基底从上至下依次包括：器件层、绝缘层、衬底层，所述器件层包含多个电子器件；
在所述器件层的上表面形成布线层，所述布线层包括：介质层和第一电连接结构，所述第一电连接结构与所述电子器件电连接；
去除所述衬底层，暴露出所述绝缘层的下表面；
在所述绝缘层中形成第二电连接结构，所述第二电连接结构与所述第一电连接结构连接；
提供带有第二导电凸块的芯片或者所述第二电连接结构包括所述第二导电凸块，通过所述第二导电凸块将所述芯片与所述第二电连接结构连接；
形成塑封层，所述塑封层填满所述芯片之间的间隙，且所述塑封层的上表面高于所述芯片的上表面，以将所述芯片完全嵌入于所述塑封层中。
2.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，在形成所述第一电连接结构后，去除所述衬底层之前还包括：
在所述布线层的上表面通过键合膜键合承载基底；
在形成所述塑封层后还包括：
进行解键合以去除所述承载基底。
3.根据权利要求2所述的晶圆级芯片封装方法，其特征在于，所述键合方法包括：
在所述承载基底的底面形成具有流动性和粘合性的所述键合膜，形成的所述键合膜的厚度大于所述第一电连接结构的高度，将所述承载基底的底面与所述布线层的表面粘合，所述键合膜填满所述第一电连接结构之间的空隙，以使所述第一电连接结构完全嵌入所述键合膜中；
在0-200度的温度下，使所述键合膜固化。
4.根据权利要求2所述的晶圆级芯片封装方法，其特征在于，所述键合膜包括：
热解膜，所述热解膜在高于设定温度时，失去粘性；或，
光解膜，所述光解膜在紫外光照射时，失去粘性。
5.根据权利要求4所述的晶圆级芯片封装方法，其特征在于，所述解键合包括：
当所述键合膜为所述热解膜时，在180℃-210℃的温度下加热0.8-1.2分钟，使所述热解膜失效；
当所述键合膜为所述光解膜，所述承载基底为透明材质时，通过紫外光照射所述承载基底的底面使所述光解膜失效。
6.根据权利要求2所述的晶圆级芯片封装方法，其特征在于，所述承载基底的材料包括：玻璃或硅。
7.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，去除所述衬底层的方法包括：
先通过机械研磨去除所述衬底层的一部分厚度，再通过湿法腐蚀工艺去除所述衬底层的剩余部分。
8.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述第一电连接结构包括：
互连结构和连接所述互连结构的第一导电凸块，其中所述互连结构嵌入于所述介质层中，与所述电子器件电连接，所述第一导电凸块突出于所述介质层的上表面。
9.根据权利要求8所述的晶圆级芯片封装方法，其特征在于，所述第二电连接结构包括：导电插塞和连接所述导电插塞的焊盘，形成所述第二电连接结构包括：
在所述绝缘层中形成贯穿所述绝缘层的多个通孔，所述通孔暴露出所述互连结构，在所述通孔中形成导电材料，所述导电材料的顶面与所述绝缘层的顶面齐平，所述导电材料构成所述导电插塞，在所述导电插塞的顶面形成焊盘。
10.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述介质层的材料包括：
环氧树脂、硅胶、聚酰亚胺、苯并环丁烯、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合。
11.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，通过回流焊工艺将所述第二导电凸块与所述第二电连接结构连接，回流焊工艺所采用的参数为，在220℃至260℃的温度范围内回流0.8-1.2分钟。
12.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述在所述绝缘层上形成塑封层包括：
采用压缩成型工艺、转移成型工艺、液体密封成型工艺、真空层压工艺或旋涂工艺在所述绝缘层上形成所述塑封层。
13.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述塑封层的材料包括：
聚酰亚胺、硅胶、环氧树脂、可固化的聚合物基材料或可固化的树脂基材料。
14.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述电子器件包括：
二极管、晶体管、电阻或电容中的至少一种。
15.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述基底包括SOI结构，其中顶层硅作为所述器件层，二氧化硅层作为所述绝缘层，底层硅作为所述衬底层。
16.一种晶圆级芯片封装结构，其特征在于，从上至下依次包括：
布线层，所述布线层包括介质层和部分嵌入于所述介质层中的第一电连接结构；
器件层，所述器件层内形成有多个电子器件，所述电子器件与所述第一电连接结构连接；
绝缘层，所述绝缘层中嵌设有第二电连接结构，所述第二电连接结构一端与所述第一电连接结构连接；
塑封层，所述塑封层中嵌设有芯片，所述芯片设有第二导电凸块，所述第二导电凸块与所述第二电连接结构的另一端连接。
17.根据权利要求16所述的晶圆级芯片封装结构，其特征在于，所述第一电连接结构包括：位于所述介质层上表面的第一导电凸块和嵌入于所述介质层中的互连结构，所述电子器件与所述互连结构连接。
18.根据权利要求17所述的封装结构，其特征在于，所述第二电连接结构包括：导电插塞和连接所述导电插塞的焊盘，所述焊盘与所述第二导电凸块连接，所述导电插塞与所述互连结构连接。
19.根据权利要求16所述的晶圆级芯片封装结构，其特征在于，所述电子器件包括：
二极管、晶体管、电阻或电容中的至少一种。
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