KR20010060183A - Ｉｃ 디바이스 패키지 제조 방법 - Google Patents

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듀더아르토마스디
타이킹엘
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루센트 테크놀러지스 인크
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Abstract

본 발명은 박막화 기법을 이용하여 IC 패키지용 박형 타일을 제조하는 방법을 제공한다. 본 방법은 칩 형태의 IC 디바이스를 박막화하는 단계를 포함한다. 이것은 칩이 기판에 대해 플립-칩 접합되고 칩의 후면이 박막화중에 노출되는 조립의 최종 단계에서 수행된다. 본 방법을 이용하면, 2∼8밀리 정도의 최종 칩 두께가 얻어질 수 있으며, 총 패키지 두께는 매우 감소된다.

Description

ＩＣ 디바이스 패키지 제조 방법{LOW PROFILE INTEGRATED CIRCUIT PACKAGES}
본 발명은 감소된 높이를 갖는 집적 회로 패키지에 관한 것으로, 보다 구체적으로는 패키지내의 하나 이상의 IC 구성요소들의 두께가 후면 박막화에 의해 감소된 플립-칩 패키지에 관한 것이다.
더욱 축소된 디바이스 사이즈, 더욱 큰 디바이스 집적화 레벨 및 그에 따른 더욱 높은 상호접속 밀도를 계속적으로 성취함으로써 마이크로전자 산업이 성장해왔다. 지속적인 상호접속 개발 및 기법의 연속은 이러한 높은 상호접속 밀도의 수요를 충족시키도록 패키징 업계에서 개발되어 왔다. 이들은 거의 모두가 하나의 목적, 즉, 사이즈 감소를 지향해왔다. 거의 예외없이, 감소된 사이즈는 또한 비용 절감을 가져온다. 따라서, 최신 기술의 패키징 업계에서 듀얼-인-라인 패키지가 주로 표면 실장 패키지로 대체되었으며, 칩-온-칩(chip-on-chip:COC) 및 멀티칩 모듈(multichip modules:MCM)과 같은 더욱 새로운 개발은 고밀도 상호접속 요구를 충족시키고 있다. 이들 및 유사한 개발은 패키지 면적, 즉, 패키지의 x-y 치수를 감소시키는 쪽으로 향하고 있다. 패키지 두께의 문제는 칩이 단일화되기 전 웨이퍼를 박막화시키는 기법에 의해 다루어져왔다. 박막화 작업은 접착 테이프와 같은 임시 캐리어상에 피처리 측면이 아래로 가게 웨이퍼를 장착하고 웨이퍼의 후면을 그라인딩(grinding)함으로써 완전 처리된 웨이퍼에 대해 수행된다. 예컨대, 연마 그라인딩 휠을 사용한 단순 기계적 연마로부터 화학적 에칭 및 폴리싱 기법 및 이들의 조합, 예컨대, 화학 기계적 폴리싱(chemical mechanical polishing:CMP)에 이르는 다양한 그라인딩 기법이 제안되어 사용되어왔다. 전형적인 웨이퍼 박막화 처리시에, 완성된 IC의 200㎜ 직경 웨이퍼는, 재실장되어 다이상되기 전에 26 내지 30밀리의 초기 두께로부터 고작 12밀리의 최종 두께로 감소될 수 있다. 개별 IC 칩 또는 다이는 그 후 패키지되어, MCM 또는 COC 타일로 조립될 수 있다. 본 명세서에서 사용된 타일(tile)이라는 용어는 적어도 두 개의 구성요소와, 기판과, 이 기판에 플립-칩 접합된 적어도 하나의 능동 칩으로 이루어지는 부조립체(sub-assembly)를 말한다. 타일의 기판은 능동 칩이거나 아닐 수 있다. 통상의 구성에서, 타일은 둘 이상의 구성요소와, 기판과, 이 기판에 의해 단독으로, 나란히 또는 칩-온-칩 구조로 수반되는 하나 이상의 칩을 포함한다. 또한, 기판은 능동 또는 수동일 수 있다. 칩-온-칩은 두 개의 적층된 칩이거나 더욱 큰 하나의 칩 위에 둘 이상의 칩이 적층된 구조일 수 있다. 본 명세서에서 기판이라는 용어는 능동 또는 수동형의 지지 요소를 지칭하며, 통상 칩이라는 용어는 완전 처리된, 즉, 완성된 반도체 IC 디바이스를 지칭한다. 바람직한 경우에, 타일내의 모든 요소들은 반도체, 통상 실리콘이다. 기판은 또한 세라믹일 수 있다.
조립 작업시에, 단일화된 다이는 다이 실장 및 접합 툴을 이용해서 처리되며, 부가의 상호접속이 필요에 따라 이루어진다. 이러한 부가의 처리를 파손없이 견디기 위해서는 10밀리 이상의 다이 두께가 일반적으로 적합하다. 그러나, 그밖의 다수의 응용에 적합한 8밀리 미만의 다이 두께는 박막화 후의 처리에 대한 노출에 의해 금지된다.
다이 두께에 대한 한계는 지지 웨이퍼 또는 기판에 대해 또한 적용된다. 이러한 한계, 즉, 10밀리 이상은 일반적으로 당산업 분야에서 표준으로서 받아들여지며, 20밀리 미만의 타일은 획득불가능하였다. 이러한 제한은 소위 스마트 카드(smart cards), 즉, 매립 칩을 갖는 신용 카드와 같은 다수의 중요 응용에서 적층 칩 또는 타일의 사용을 배제시킨다.
IC 패키지 타일의 높이를 감소시키는 기법이 칩 패키징 기술에서 사실상 필요하다.
본 발명은 두께가 매우 감소된 IC 패키지 타일을 생산하는 제조 프로세스를 제공한다. 본 프로세스의 주요 요소는 기판 웨이퍼에 이미 플립-칩 접합된 완성 IC 칩에 대해 박막화 단계를 적용하는 것이다. 미실장 칩에 대한 어떤 부가의 처리도 필요치 않기 때문에, 칩은 10밀리보다 훨씬 이하, 예컨대, 2 내지 8 밀리까지 박막화될 수 있다. 이러한 실장 칩의 두께 감소는 몇몇 경우에 패키지의 총 높이를 절반으로 감소시킬 수 있고, 따라서, 주어진 패키지 면적 및 높이에 대해 두배의 디바이스 기능성을 생산할 수 있다.
도 1은 전형적인 IC 패키지 타일의 개략도,
도 2는 본 발명에 따른 칩 박막화 동작을 위해 실장된 세 개의 요소 타일을 도시하는 웨이퍼 레이아웃의 도면,
도 3은 도 2에 도시된 웨이퍼의 일부에 대한 입면도,
도 4는 칩 박막화 단계 후 도 3에 도시된 웨이퍼 부분을 도시한 도면,
도 5와 도 6은 본 발명에 따라 처리될 수 있는 IC 패키지 타일의 두가지 실시예를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
11, 51, 61 : 실리콘 기판 12, 16 : 디바이스
13 : 불활성 코팅 15, 23, 52, 62 : 실리콘 칩
17 : 폴리이미드 코팅 18 : 하부 범프 메탈리제이션
19 : 땜납 범프 본드 21 : 웨이퍼
22 : 칩 접합 사이트 31, 53 : 땜납 범프
32 : 다이싱 절단선
이하 도면을 참조하여 본 발명을 실시예로서 상세히 설명한다.
도 1을 참조하면, 실리콘 기판(11)과 그의 표면상에 디바이스(12)가 도시되어 있다. 디바이스들은 트랜지스터와 같은 능동 반도체 디바이스이거나, 저항 또는 캐패시터이거나, 이들의 혼합일 수 있다. 디바이스가 능동 반도체 디바이스를 포함하는 경우, 폴리이미드와 같은 불활성 코팅(13)이 디바이스를 커버한다. 실리콘 칩(15)은 도시된 바와 같이 기판(11)에 플립-칩 접합된다. 실리콘 칩(15)은 또한 칩상의 디바이스(16)와 폴리이미드 코팅(17)을 포함한다. 실리콘 칩(15)은 하부 범프 메탈리제이션(under bump metallization:UBM)(18) 및 땜납 범프 본드(19)를 이용해서 기판(11)에 부착된다.
웨이퍼 제조자로부터의 반도체 웨이퍼의 통상 두께는 25∼35밀리이다. 최신 패키징 기술로, 웨이퍼는 패키지 사이즈를 감소시키도록 12∼20밀리까지 박막화될 수 있다. 박막화 후, 웨이퍼는 개개의 다이로 다이싱되며 다이는 기판에 접합되어 최종 조립체가 된다. 따라서, 도 1을 참조하면, 기판(11) 및 칩(15)을 갖는 전형적인 타일은 12∼20밀리의 두배와 통상 2∼5밀리인 스탠드오프(standoff)가 결합된 z차원(높이)을 갖게 된다. 따라서, 본 명세서에 개시된 기술에서 총 타일 높이는 26∼45밀리의 범위에 있게 된다.
도 1에 도시된 것과 같은 디바이스는 단일화된 칩을 실리콘 기판 웨이퍼에 대해 범프 접합함으로써 제조된다. 대표적인 웨이퍼가 도 2에 도시되어 있다. 실리콘 웨이퍼(21)는 다수의 칩 접합 사이트(22)를 가지며, 이들 각각은 다이싱된 후 도 1에 참조부호(11)로 도시된 바와 같은 기판이 된다. 실리콘 칩(23)은 기판 웨이퍼상에서 칩 접합 사이트에 플립-칩 접합된다. 도 2에는 각 사이트에 두 개의칩이 부착된 것이 도시되어 있다. 이 수는 더 클수도 있으며, 또는 도 1에 도시된 바와 같이 사이트당 단일 칩이 이용될 수도 있다. 몇몇 경우에, 사이트들 중 일부는 결함이 있을 수 있으며, 따라서 비워진 상태로 남겨진다. 앞서 언급된 바와 같이, 기판 웨이퍼는 순수 실리콘 웨이퍼(bare silicon wafer)이거나 도 1에 도시된 바와 같이 능동 또는 수동 디바이스를 포함할 수도 있다.
도 2에 도시된 웨이퍼의 일부에 대한 입면도가 도 3에 도시되어 있다. 웨이퍼(21)의 재단 부분에 두 개의 칩 접합 사이트(22)가 도시되어 있다. 칩은 참조부호(23)로 도시되며, 땜납 범프(31)를 이용해서 기판에 범프 접합된다. 다이싱 절단선(dicing saw streets)은 참조부호(32)로 도시되어 있다. 칩(23)은 초기 웨이퍼 두께를 가질 수 있다. 대안적으로, 칩은 웨이퍼 레벨에서 박막화될 수도 있는데, 즉, 칩 두께를 12∼20밀리까지 감소시키도록 완전 처리된 웨이퍼를 박막화함으로써 수행될 수 있다. 기판 웨이퍼는 본 프로세스 단계에서 비견할 만한 두께까지 이미 박막화될 수도 있다. 칩 실장 및 땜납 리플로우 동작 후이지만 웨이퍼를 다이싱 하기 전에, 칩의 후면이 노출되는 웨이퍼의 전면이 박막화된다. 이 단계는 도 4에 도시되어 있으며, 칩의 높이가 사실상 감소된 것이 도시되어 있다. 본 발명의 방법을 이용해서, 칩은 10밀리 이하, 예컨대, 2∼8밀리로 박막화될 수 있다. 이렇게 함으로써 총 패키지 높이를 본 실시예의 경우 4∼18밀리까지 감소시키거나 종래 기술에 따른 최적 박형 패키지로부터 10∼40% 감소시킬 수 있다.
박막화 작업에 앞서서 보호 충전재(filler)를 이용하는 것이 바람직할 수 있으며, 몇몇 경우에는 그렇게 하는 것이 바람직하다. 이것은 기계적 박막화 및 다이싱 작업중에 연마 및 다이싱 파편에 대한 보호를 제공하고 또한 조립체 대한 물리적 강도를 제공하기 위한 적절한 충전재 재료의 이중 기능 때문이다. 적절한 충전재 재료는 1996년 5월 14일자로 드가니(Degani) 등에게 허여된 미국 특허 제 5,516,728 호에 기술 및 청구되어 있으며, 이 특허는 본 명세서에서 참조로 인용된다. 일반적으로, 충전재 재료는 메탄올, 에탄올 또는 프로판올과 같은 극성 유기 용제에 의해 제거되는 용제일 수 있는 본질적으로 웨이퍼 불용성 재료이다. 바람직한 충전재 재료는 수지(rosin)이거나 수지를 함유한다. 수지 재료는 통상 하나 이상의 수지 산(resin acid(s))이거나 벤조익 언하이드라이드(benzoic anhydride), 2-헥사데카논(hexadecanone) 및 2, 2'-비펜올(biphenol)과 같은 유도 수지 산을 포함한다. 수지 재료는 웨이퍼 위에 코팅으로서 도포되어, 빈 공간을 채우도록, 예컨대, >120℃의 온도에서 용융될 수 있다.
도 5 및 도 6에는 본 발명에 유리하게 이용될 수 있는 대안적인 타일 구성의 개략도가 도시되어 있다. 도 5에는 단일 레벨의 칩이 웨이퍼에 플립-칩 접합된 실시예가 도시되어 있다. 웨이퍼(51)는 수동, 즉, 디바이스가 없거나, 능동 반도체 디바이스들 및/또는 저항, 캐패시터 등과 같은 디바이스를 포함할 수 있다. 기판(51)은 순수 세라믹이거나 저항, 캐패시터 등을 갖는 세라믹일 수 있다. (52)으로 도시된 단일 레벨 칩은 땜납 범프(53)를 이용해서 기판(51)에 직접 플립-칩 실장된다.
도 6을 참조하면, 본 발명에 따라 두배 박막화됨으로써 총 타일 두께가 현저히 감소된 것이 도시되어 있다. 기판(61)은 IC 칩(62)을 지지하며, 이것은 앞서기술된 기법에 의해 박막화된다. 칩을 박막화한 후, 조립체는 캐리어 테이프상에 웨이퍼의 칩쪽이 놓이도록 재실장되는데, 기판(61)의 후면이 박막화된다. 기판 웨이퍼의 능동 측면을 최종 웨이퍼 두께와 대략 동일한 두께까지 스크라이빙(scribing) 또는 잘라냄으로써 기판 웨이퍼를 부분적으로 단일화하는 부가의 단계가 바람직할 수 있다. 이와 같이해서, 타일은 동일 작업으로 박막화되고 단일화될 수 있다. 따라서, 이러한 초박형 타일은 도 2 및 도 3에 의해 도시된 프로세스를 두 번 반복함으로써 생산된다. 이러한 패키지는 본 발명의 프로세스를 이용해서 생산될 수 있으며, 20밀리보다 훨씬 아래의, 심지어 10밀리보다 아래의 높이를 갖는다. 구성요소들이 2밀리까지 박막화된 경우, 그들 사이의 2밀리 스탠드오프를 가지므로, 총 타일 두께는 6밀 리가 된다. 이러한 작은 프로파일 타일은 신용 카드에 내장하거나 슬림 프로파일을 요구하는 다른 응용에 적합하다.
본 발명의 박막화 단계는 기계적 그라인딩 또는 레이저 삭마와 같은 다수의 공지된 기법들중 어느 것으로 수행될 수 있다. 실리콘 웨이퍼 박막화 장치는 널리 이용되며 상업적으로 이용가능하다. 예컨대, 웨이퍼를 실장하기 위해 적합한 라미네이터/디라미네이터(laminator/delaminator)는 니토 덴소(Nitto Denso)로부터 이용가능한 NEL 시스템이다. 오카모토(Okamoto)로부터 이용가능한 그라인더 모델 GNX-200 Grind-X가 본 명세서에서 설명된 박막화 작업을 위해 이용될 수 있다.
본 발명의 장점은, 능동 칩의 웨이퍼가 전혀 박막화되지 않고 완전 처리될 수 있다는 것이다. 이것은 웨이퍼를 처리중에 강건한 상태로 유지하며 파괴될 가능성을 감소시킨다. 대안적으로, 두 개의 박막화 단계가 이용될 수 있는데, 하나는 칩 실장전의 웨이퍼 레벨에서이고, 다른 하나는 실장된 칩의 최종 박막화이다. 제 1 박막화 단계에서, 웨이퍼는 25∼35밀리의 생산 두께로부터, 예컨대, 25∼67%까지 박막화된다. 이렇게 함으로써, 웨이퍼 및 웨이퍼로부터 단일화된 칩은 처리에 적합한 두께를 갖게 된다. 웨이퍼는 칩으로 단일화되며, 칩은 웨이퍼 기판상에 플립-칩 실장된다. 제 2 박막화 단계는 그 후에 수행되는데, 칩의 두께는 적어도 25%까지 더욱 감소된다.
도면에 도시된 땜납 범프 구성은 칩의 주위 또는 에지 근방에 접합 사이트 어레이를 갖는다. 다른 구성이 본 발명에 대해 동등하게 적합하다. 예컨대, 최신 기술의 칩은 통상 에지로부터 제거되는 칩 면적에 상호접속 사이트를 갖는 것으로서 정의되는 면적 어레이, 예컨대, 임의의 에지 상호접속 사이트의 적어도 1피치 길이 내부를 이용해서 상호접속된다. 본 발명은 플립-칩 접합될 수 있는 어떤 구성의 칩에도 적용가능하다.
본 발명에 따른 조립체내의 칩은, 그의 후면이 필수 박막화 작업을 위한 최종 처리 단계에서 제공되도록 플립-칩 실장되는 완전 처리된 칩이다. 플립-칩 실장의 본질은 완전 처리된 반도체의 부착이다.
IC 기판은 상호접속 기판, 즉, 실리콘 웨이퍼 또는 세라믹 기판상에 "전도(upside down)"된다. 이러한 부착 수단은 통상 볼(ball), 패드(pad) 또는 범프(bump) 형태(총칭하여 본 명세서에서 범프로 지칭함)의 땜납이다. 땜납 범프는 반도체 칩이나, 상호접속 기판이나, 그들 모두에 적용될 수 있다. 접합 동작시에, 칩은 기판과 접촉하여 배치되며, 땜납을 가열하여 리플로우시켜서 칩을 기판에 부착시킨다. 성공적인 접합을 위해, 땜납이 접합되는 사이트는 땜납에 의해 습윤성(wettable)이 있을 필요가 있다.
집적 회로 및 플립-칩 기판에 통상 사용되는 금속 상호접속 패턴은 알루미늄이다. 알루미늄에 직접 납땜하는 기법이 시도되고 있지만, 알루미늄이 납땜하기에 바람직한 재료가 아니라는 사실이 잘 알려져 받아들여지고 있다. 결과적으로, 산업상 실시하기로는 알루미늄 접촉 패드상에 납땜가능 금속 코팅을 도포하고 이 코팅에 대해 땜납 범프 또는 패드를 적용한다. 이 금속 코팅은 통상 하부 범프 메탈리제이션(Under Bump Metallization:UBM)으로 지칭된다.
UBM 기술에 사용되는 금속 또는 금속들은 알루미늄에 잘 접착되어야 하며, 전형적인 주석 땜납 형성물에 의해 습윤가능하고, 전도성이 높아야 한다. 이러한 요건을 충족시키는 메탈리제이션은 크롬과 구리의 합성물이다. 크롬이 먼저 알루미늄에 부착하도록 침착되고, 이 크롬 위에 땜납 습윤성 표면을 제공하도록 구리가 도포된다. 크롬은 다양한 재료, 즉, 유기물은 물론 무기물에 대해서도 잘 부착되는 것으로 알려져 있다. 그러나, 땜납 합금은 구리를 용해시키며 크롬으로부터 습기를 빨아낸다. 따라서, 크롬상에 직접 형성된 얇은 구리층은 용융 상태의 땜납내로 용해되어 땜납을 크롬층으로부터 분리(de-wet)시킨다. 땜납과 UBM간의 계면 보전성을 보장하기 위해, 크롬과 구리의 복합 또는 동시 침착층이 크롬 층과 구리 층 사이에 통상 사용된다.
본 명세서에서 사용된 바와 같이, 접합 사이트라는 용어는 IC 칩이 기판에 볼 또는 범프 접합되는 사이트를 지칭한다. 이 접합 사이트에는 일반적으로 하부범프 메탈리제이션이 제공된다. 이들 사이트는 기판 웨이퍼와 이 기판 웨이퍼상에 실장되는 칩 모두상에 마련된다.
본 명세서에서 기술된 IC 패키지 타일은 보통 다수의 다른 타일 및 다른 구성요소들과 함께 인쇄 배선 보드(printed wiring board)상에 통상 조립된다. 인쇄 배선 보드라는 용어는, 예컨대, FR4와 같은 표준 에폭시 보드, 볼 그리드 어레이 상호접속 기판 및 임의의 다른 적절합 상호접속 기판을 지칭한다. 타일은 보드 또는 대안적으로 중간 실리콘 상호접속 기판에 대해 땜납 범프 또는 볼 접합되거나 배선 접합될 수 있다.
본 발명에 따른 기판에 대해 바람직한 재료 및 칩의 재료는 반도체이다. 가장 일반적으로, 이것은 실리콘이다. 실리콘 칩을 지지하기 위해 실리콘 기판을 사용하는 장점은, 기판과 칩의 열-기계적 특성이 정합된다는 것이다. 다른 장점은 기판상에 미세 런너 패턴(patterns of runners)을 형성하기 위한 메탈리제이션 기술이 IC 칩 자체를 제조하는데 잘 알려져 사용된다는 것이다. 그러나, 본 발명은 다른 반도체 재료, 특히, 광파 디바이스에서 사용되는 GaAs 및 InP와 같은 Ⅲ-Ⅴ 반도체 재료에도 적용가능하다.
본 발명의 다양한 부가의 변형이 당분야에 통상의 지식을 가진 자에게 이루어질 수 있다. 본 발명의 원리 및 그들의 등가물에 기본적으로 의존하는 본 명세서의 특정 개시로부터의 모든 도출은 본 명세서에서 설명되고 청구된 본 발명의 범주내에 놓이는 것으로 간주됨이 마땅하다.
본 발명에 의하면, 박막화 기법을 이용하여 IC 패키지용 박형 타일을 제조하는 방법이 제공된다.

Claims (19)

  1. IC 디바이스 패키지를 제조하는 방법에 있어서,
    ① 기판상에, 반도체 디바이스가 위치되는 능동 측면과 후면을 갖는 적어도 하나의 반도체 칩을 플립-칩 실장하는 단계―상기 플립-칩 실장후에 상기 후면이 노출됨―와,
    ② 상기 반도체 칩의 후면을 박막화하는 단계
    를 포함하는 IC 디바이스 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판은 실리콘인 IC 디바이스 패키지 제조 방법.
  3. 제 2 항에 있어서,
    상기 반도체 칩은 실리콘을 포함하는 IC 디바이스 패키지 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 칩은 상기 기판에 대해 상기 반도체 칩을 땜납 범프 접합하는단계에 의해 실장되는 IC 디바이스 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 기판은, 다수의 칩 접합 사이트를 포함하는 실리콘 웨이퍼이고,
    상기 적어도 하나의 반도체 칩이 상기 다수의 칩 접합 사이트에 플립-칩 접합되는 것을 더욱 특징으로 하는 IC 디바이스 패키지 제조 방법.
  6. 제 5 항에 있어서,
    능동 또는 수동 디바이스는 상기 기판에 의해 지지되는 IC 디바이스 패키지 제조 방법.
  7. 제 5 항에 있어서,
    상기 기판은 IC 디바이스를 포함하는 IC 디바이스 패키지 제조 방법.
  8. 제 5 항에 있어서,
    상기 단계 ② 이전에 상기 기판 위로 충전재(filler)를 도포하는 단계를 더포함하는 IC 디바이스 패키지 제조 방법.
  9. IC 디바이스 패키지를 제조하는 방법에 있어서,
    ① 기판 웨이퍼상에 복수의 칩 접합 사이트를 마련하는 단계와,
    ② 상기 칩 접합 사이트에, 완성된 집적 회로를 상부에 갖는 복수의 반도체 칩을 플립-칩 접합하는 단계와,
    ③ 상기 반도체 칩을 박막화하는 단계와,
    ④ 상기 기판 웨이퍼를 다이싱해서 복수의 타일을 생성하는 단계
    를 포함하는 IC 디바이스 패키지 제조 방법.
  10. 제 9 항에 있어서,
    상기 반도체는 실리콘인 IC 디바이스 패키지 제조 방법.
  11. IC 디바이스 패키지를 제조하는 방법에 있어서,
    ① 완전 처리된 반도체 웨이퍼를 박막화하는 단계와,
    ② 상기 완전 처리된 반도체 웨이퍼를 다이싱해서 복수의 칩을 생성하는 단계와,
    ③ 기판상에 복수의 칩 접합 사이트를 마련하는 단계와,
    ④ 상기 칩을 상기 칩 접합 사이트에 플립-칩 접합하는 단계와,
    ⑤ 상기 칩을 박막화하는 단계와,
    ⑥ 상기 기판을 다이싱해서 복수의 타일을 생성하는 단계
    를 포함하는 IC 디바이스 패키지 제조 방법.
  12. 제 11 항에 있어서,
    상기 칩 및 상기 기판의 반도체는 모두 실리콘인 IC 디바이스 패키지 제조 방법.
  13. 제 12 항에 있어서,
    상기 기판을 박막화하는 단계를 더 포함하는 IC 디바이스 패키지 제조 방법.
  14. 제 11 항에 있어서,
    상기 단계 ⑤ 이전에 상기 기판 위로 충전재를 도포하는 단계를 더 포함하는 IC 디바이스 패키지 제조 방법.
  15. IC 디바이스 패키지를 제조하는 방법에 있어서,
    ① 완전 처리된 반도체 웨이퍼를 박막화하여 상기 웨이퍼 두께를 적어도 25%까지 감소시키는 단계와,
    ② 상기 완전 처리된 반도체 웨이퍼를 다이싱해서, 반도체 디바이스가 위치되는 능동 측면과 후면을 갖는 복수의 반도체 칩을 생성하는 단계와,
    ③ 상기 반도체 웨이퍼 기판상에, 하부 범프 메탈리제이션을 포함하는 복수의 칩 접합 사이트를 마련하는 단계와,
    ④ 상기 반도체 칩의 후면이 노출되고 상기 반도체 칩의 능동 측면이 상기 칩 접합 사이트에 접합되도록 땜납 범프 접합을 이용해서 상기 반도체 칩을 상기 칩 접합 사이트에 플립-칩 접합하는 단계와,
    ⑤ 상기 반도체 칩의 후면이 그라인딩을 위해 노출되도록 상기 반도체 웨이퍼 기판을 그라인딩 장치에 탑재하는 단계와,
    ⑥ 상기 반도체 칩의 후면을 그라인딩해서 상기 반도체 칩의 두께를 적어도 25%까지 감소시키는 단계와,
    ⑦ 상기 반도체 웨이퍼 기판을 다이싱해서 복수의 타일을 생성하는 단계
    를 포함하는 IC 디바이스 패키지 제조 방법.
  16. 제 15 항에 있어서,
    상기 반도체 칩 및 상기 반도체 웨이퍼 기판은 모두 실리콘을 포함하는 IC 디바이스 패키지 제조 방법.
  17. 제 15 항에 있어서,
    상기 반도체 웨이퍼 기판을 박막화하는 단계를 더 포함하는 IC 디바이스 패키지 제조 방법.
  18. 제 15 항에 있어서,
    상기 각 칩 접합 사이트에 대해 적어도 두 개의 실리콘 칩이 접합되는 IC 디바이스 패키지 제조 방법.
  19. 제 15 항에 있어서,
    상기 단계 ⑥ 이전에 상기 기판 위로 충전재를 도포하는 단계를 더 포함하는 IC 디바이스 패키지 제조 방법.
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