KR100914172B1 - 코인볼을 이용한 반도체 패키지 - Google Patents

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Abstract

본 발명은 코인볼을 이용한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 코인 형상의 전도성 코인볼을 이용하여, 기존에 반도체 패키지 적층시 전도성 솔더볼의 피치 간격에 대한 제약과, 하부 반도체 패키지의 몰드 캡 두께 조절에 대한 제약을 모두 해결할 수 있도록 한 코인볼을 이용한 반도체 패키지에 관한 것이다.
즉, 본 발명은 기존의 구형 솔더볼에 비하여, 좌우폭은 작고 상하 높이는 큰 코인 형상의 솔더볼을 상부 및 하부 패키지간의 적층시 전기적 신호 연결 수단으로 채택함으로써, 코인 솔더볼간의 간격을 좁혀서 입출력 단자의 갯수를 증대시킬 수 있고, 높이가 큰 코인 솔더볼의 사용으로 하부 패키지의 몰드 캡 두께를 여유있게 조절할 수 있도록 한 코인볼을 이용한 적층형 반도체 패키지를 제공하고자 한 것이다.
반도체 패키지, 코인볼, 적층, 몰드 캡, 입출력단자

Description

코인볼을 이용한 반도체 패키지{Semiconductor package having coin ball}
본 발명은 코인볼을 이용한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 코인 형상의 전도성 코인볼을 이용하여, 기존에 반도체 패키지 적층시 전도성 솔더볼의 피치 간격에 대한 제약과, 하부 반도체 패키지의 몰드 캡 두께 조절에 대한 제약을 모두 해결할 수 있도록 한 코인볼을 이용한 반도체 패키지에 관한 것이다.
주지된 바와 같이, 반도체 패키지는 메모리, 비메모리 칩 등 각종 소자들을 감싸면서 리드프레임, 인쇄회로기판, 회로필름 등 여러가지 기판을 이용하여 다양한 구조로 제조되고 있다.
특히, 전자기기의 고집적화, 고성능화 등에 따라, 반도체 칩이 적층된 패키지, 반도체 패키지가 자체가 적층된 적층형 패키지 등이 제조되고 있으며, 그 일례의 반도체 패키지는 도 에 도시된 바와 같다.
첨부한 도 5에 도시된 적층형 패키지(400)는 상부쪽에 소위 SCSP라 하는 패 키지(이하, 상부 패키지라 칭함)가 배치되고, 하부쪽에 소위 PS-vfBGA 패키지(이하, 하부 패키지라 칭함)가 배치되어, 서로 전기적 신호 교환 가능하게 적층된 구조를 갖는다.
상기 상부 패키지(400a)는 상부 인쇄회로기판(20a)의 상면 중앙 영역을 이루는 칩부착영역에 하부칩이 부착되고, 이 하부칩상에 상부칩이 적층 부착된 칩 적층형 패키지로서, 상기 상부 및 하부칩(12)의 본딩패드와, 상기 인쇄회로기판(20a)의 상면 테두리 영역에 노출된 와이어 본딩용 전도성패턴(24)이 와이어(14)로 서로 연결되고, 상기 인쇄회로기판(20a)의 저면 테두리 영역에 노출된 볼랜드(26)에 입출력수단인 전도성의 제1솔더볼(18a)이 융착된 구조를 이루고 있다.
또한, 상기 상부 패키지(400a)는 상부 및 하부칩(12), 와이어(14) 등을 포함하는 인쇄회로기판(20a)의 상면 전체가 상부 몰딩 컴파운드 수지(16a)로 몰딩된다.
상기 하부 패키지(400b)는 하부 인쇄회로기판(20b)의 상면 중앙 영역을 이루는 칩부착영역에 부착된 단일 칩(12)과, 상기 단일 칩(12)의 본딩패드와 상기 인쇄회로기판(20b)의 와이어 본딩용 전도성패턴(24)간에 연결된 와이어(14)와, 상기 인쇄회로기판(20b)의 저면에 노출된 볼랜드(26)에 융착된 전도성 제2솔더볼(18b)을 포함하여 구성되어 있다.
특히, 상기 와이어(14) 및 이 와이어(14)가 연결된 와이어 본딩용 전도성패턴(24), 단일 칩(12)을 포함하는 하부 인쇄회로기판(20b)의 상면 중앙 영역이 하부 몰딩 컴파운드 수지(16b)로 몰딩되고, 이 몰딩 컴파운드 수지(16b)의 바깥쪽 위치 즉, 인쇄회로기판(20b)의 상면 테두리 영역에는 상부패키지(400a)와의 적층 연결을 위한 적층용 전도성패턴(30)이 노출되어 있다.
따라서, 상기 상부패키지(400a)에 포함된 제1솔더볼(18a)의 하단부가 상기 하부 패키지(400b)에 포함된 인쇄회로기판(20b)의 적층용 전도성패턴(30)에 융착됨으로써, 상기 상부 및 하부패키지(400a,400b)가 서로 전기적 신호 교환 가능하게 적층되어진다.
이때, 첨부한 도 5에 도시된 바와 같이 상기 제1솔더볼(18a)의 상하 높이는 상기 하부 패키지(400b)의 몰딩 컴파운드 수지(16b)의 높이보다 더 크게 해야 한다.
다시 말해서, 상부 패키지와 하부 패키지(400a,400b)를 제1솔더볼(18a)을 이용하여 적층하기 위해서는 최소한 상부 패키지(400a)의 제1솔더볼(18a)의 리플로우(reflow) 공정후 그 높이가 하부 패키지(400b)의 몰딩 컴파운드 수지(16b: 몰드 캡)의 높이보다 약 30um 정도 더 커야 하며, 그 이유는 상부 및 하부 패키지(400a,400b)간의 적층시 하부 패키지(400b)의 몰딩 컴파운드 수지(16b) 상면이 상부 패키지(400a)의 저면에 직접 닿지 않게 하기 위함에 있다.
그러나, 상기한 구조의 적층형 패키지는 다음과 같은 단점이 있다.
상부 패키지와 하부 패키지간의 적층시, 구형의 제1솔더볼을 이용하여 전기적 접속을 하고 있는 바, 제1솔더볼이 구형임에 따라 그 좌우폭을 어느 정도 가짐과 아울러 피치 간격을 좁힐 수 없기 때문에 입출력 단자수, 즉 제1솔더볼의 수를 늘릴 수 없는 단점이 있다.
즉, 상기 제1솔더볼의 상단부가 융착되는 상부패키지용 인쇄회로기판의 저면 에 형성된 볼랜드 피치 간격과, 상기 제1솔더볼의 하단부가 융착되는 하부패키지용 인쇄회로기판에 형성된 적층용 전도성패턴의 피치 간격이 넓게 형성될 수 밖에 없으므로, 제1솔더볼의 간격을 줄이는 동시에 및 그 수를 늘릴 수 없는 단점이 있다.
참고로, 상기 상부패키지용 인쇄회로기판 저면의 볼랜드 간격과, 상기 하부패키지용 인쇄회로기판 상면의 적층용 전도성패턴 피치 간격은 현재 최소(Min) 0.65mm로 적용되고 있다.
또한, 상부 패키지와 하부 패키지간의 적층시, 구형의 제1솔더볼의 높이에 따라 하부 패키지의 몰드 캡 두께를 최대한 낮게 제어해야 하므로, 하부 패키지의 몰드 캡 두께 제어를 미리 설계시부터 고려해야 하는 등 설계상 난점이 있다.
참조로, 상기 하부패키지의 몰드 캡 두께는 최대(Max) 0.27mm로 적용되고 있다.
여기서, 종래의 적층형 패키지의 다른 예를 살펴보면 다음과 같다.
첨부한 도 6에 도시된 바와 같은 적층형 패키지(500)에 있어서, 그 하부 패키지(500b)도 인쇄회로기판(20b)의 상면 전체에 걸쳐 몰딩 컴파운드 수지(16b)로 몰딩된 경우, 이를 상부 패키지(500a)와 전기적 접속 가능하게 적층하기 위하여, 상기 하부 패키지(500b)의 하부 몰딩 컴파운드 수지(16b)에 레이저홀(36)을 가공한다.
이어서, 상기 레이저 홀(36)에 전도성 충진재(38)를 충진함으로써, 전도성 충진재(38)의 하단은 하부 인쇄회로기판(16b)의 상면에 형성된 전도성패턴과 통전되고, 동시에 전도성 충진재(38)의 상단면에 상부패키지(500a)의 제1솔더볼(18a)을 전기적으로 연결함으로써, 상부 및 하부패키지(500a,500b)간의 전기적 접속이 이루어지게 된다.
그러나, 레이저를 이용하여 몰딩 컴파운드 수지에 레이저 가공홀을 뚫는 작업이 쉽지 않고, 공정수도 늘어나게 되는 단점이 있다.
이러한 점을 감안하여, 상부 및 하부 패키지를 연결하는 입출력단자수를 늘릴 수 있고, 하부 패키지의 몰드 캡 두께 제어를 유연하게 대처할 수 있는 방안이 모색되고 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기존의 구형 솔더볼에 비하여, 좌우폭은 작고 상하 높이는 큰 코인 형상의 솔더볼을 상부 및 하부 패키지간의 적층시 전기적 신호 연결 수단으로 채택함으로써, 코인 솔더볼간의 간격을 좁혀서 입출력 단자의 갯수를 증대시킬 수 있고, 높이가 큰 코인 솔더볼의 사용으로 하부 패키지의 몰드 캡 두께를 여유있게 조절할 수 있도록 한 코인볼을 이용한 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는:
상부 및 하부패키지를 적층 구성하되, 상기 상부 패키지는: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역에 인접하는 위치에 와이어 본딩용 전도성패턴이 형성되며, 저면 테두리 영역에는 상기 와이어 본딩용 전도성패턴과 통전 가능하게 볼랜드가 형성된 구조의 상부 인쇄회로기판과; 상기 상부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; 상기 상부 인쇄회로기판의 와이어 본딩용 전도성패턴과, 상기 칩의 본딩패드간에 연결된 와이어와; 상기 칩, 와이어를 포함하는 상부 인쇄회로기판의 상면 전체에 몰딩된 상부 몰딩 컴파운드 수지; 를 포함하여 구성되고,
상기 하부패키지는: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역의 바깥쪽에 몰딩영역이 구획되어 있으며, 이 몰딩영역 바깥쪽에 적층용 전도성패턴이 노출되어 있으며, 저면에는 볼랜드가 형성된 구조의 하부 인쇄회로기판과; 상기 하부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; 상기 칩의 본딩패드와, 상기 하부 인쇄회로기판의 몰딩영역내에 형성된 와이어 본딩용 전도성패턴간에 연결된 와이어와; 상기 칩과, 와이어를 포함하는 하부 인쇄회로기판의 몰딩영역에 몰딩된 하부 몰딩 컴파운드 수지와; 상기 하부 인쇄회로기판의 저면에 형성된 볼랜드에 융착되는 솔더볼; 을 포함하여 구성되며,
상기 상부 인쇄회로기판의 볼랜드와, 상기 하부 인쇄회로기판의 적층용 전도성패턴간을 코인 형상을 갖는 전도성 코인볼로 연결시켜, 상기 상부 및 하부 패키지간의 적층 연결이 이루어질 수 있도록 한 것을 특징으로 하는 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는:
상부 및 하부패키지를 적층 구성하되, 하부 패키지는: 상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역의 바깥쪽에 적층용 전도성패턴이 노출되어 있으며, 저면에는 볼랜드가 형성된 구조의 하부 인쇄회로기판과; 상기 하부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과; 상기 칩의 본딩패드와, 상기 하부 인쇄회로기판의 전도성패턴간에 연결된 범프와; 상기 칩과, 범프를 포함하는 하부 인쇄회로기판의 몰딩영역에 몰딩된 하부 몰딩 컴파운드 수지와; 상기 하부 인쇄회로기판의 저면에 형성된 볼랜드에 융착되는 제2솔더볼과; 상기 하부 인쇄회로기판의 적층용 전도성패턴에 융착되는 코인 형상의 전도성 코인볼; 을 포함하여 구성되고, 상기 상부 패키지용 상부 인쇄회로기판의 저면에 형성된 볼랜드에 상기 코인볼의 상단을 직접 융착시키거나, 제1솔더볼을 매개로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직한 구현예로서, 상기 전도성 코인볼은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어진 것을 특징으로 한다.
더욱 바람직한 구현예로서, 상기 전도성 금속은 구리인 것을 특징으로 한다.
바람직한 다른 구현예로서, 구리 재질로 만들어진 상기 전도성 코인볼의 상단 일부는 상기 하부패키지의 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 것을 특징으로 한다.
더욱 바람직한 다른 구현예로서, 상기 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 구리 재질의 전도성 코인볼은 산화방지를 위해 솔더 플레이팅 된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.
인쇄회로기판을 이용한 상부 및 하부패키지를 적층 구성시킨 적층형 패키지에 있어서, 상부 및 하부패키지간의 전기적 접속 연결을 기존의 구형 솔더볼에 비하여, 좌우폭은 작고 상하 높이는 큰 코인 형상의 전도성 코인볼을 이용하여 적층함으로써, 코인볼간의 간격을 좁혀서 입출력 단자의 갯수를 증대시킬 수 있다.
또한, 전도성 코인볼의 높이가 기존 솔더볼에 비하여 크기 때문에 하부 패키지의 몰드 캡 두께를 제약없이 여유있게 조절할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제1실시예를 나타내는 단면도이다.
본 발명의 제1실시예에 따른 반도체 패키지(100)는 인쇄회로기판을 이용한 상부 및 하부패키지가 적층된 구조로서, 상부 및 하부패키지(100a,100b)가 코인 형상의 전도성 코인볼(10)에 의하여 전기적 신호 교환 가능하게 적층된 점에 주안점이 있다.
제1실시예에 따른 상부 패키지 구조를 그 제조 순서별로 살펴보면 다음과 같다.
먼저, 상부 패키지(100a) 제조를 위한 상부 인쇄회로기판(20a)이 구비되는 바, 이 상부 인쇄회로기판(20a)의 상면 중앙부에는 칩부착영역(22)이 구획되어 있고, 이 칩부착영역(22)에 인접하는 위치에 와이어 본딩용 전도성패턴(24)이 노출되어 있으며, 그 저면 테두리 영역에는 상기 와이어 본딩용 전도성패턴(24)과 통전 가능하게 볼랜드(26)가 형성된다.
물론, 상기 와이어 본딩용 전도성 패턴(24)과 볼랜드(26)는 인쇄회로기판(20a)을 관통하여 형성된 전도성 비아홀(32)에 의하여 통전 가능하게 연결되어 있다.
이에, 상기 상부 인쇄회로기판(20a)의 칩부착영역(22)에는 하나의 칩이 부착되거나, 또는 두 개 이상의 칩이 적층 부착된다.
이어서, 상기 상부 인쇄회로기판(20a)의 와이어 본딩용 전도성패턴(24)과, 상기 각 칩(12)의 본딩패드는 전도성의 와이어(14)로 연결된다.
다음으로, 상기 칩(12), 와이어(14)를 포함하는 상부 인쇄회로기판(20a)의 상면 전체에 걸쳐 상부 몰딩 컴파운드 수지(16a)가 몰딩되어, 상부 패키지(100a)가 완성된다.
제1실시예에 따른 하부패키지 구조를 그 제조 순서별로 살펴보면 다음과 같다.
먼저, 하부 패키지(100b) 제조를 위한 하부 인쇄회로기판(20b)이 구비되는 바, 이 하부 인쇄회로기판(20b)의 상면 중앙부에 칩부착영역(22)이 구획되어 있고, 이 칩부착영역(22)의 바깥쪽에는 몰딩영역(28)이 구획되어 있으며, 또한 몰딩영역(28)내에는 와이어 본딩용 전도성패턴(24)이 형성되고, 몰딩영역(28) 바깥쪽에는 적층용 전도성패턴(30)이 노출되어 있으며, 저면에는 상기 와이어 본딩용 전도성패턴(22) 및 적층용 전도성패턴(30)과 비아홀(32)에 의하여 통전 가능한 볼랜드(26)가 형성된다.
이에, 상기 하부 인쇄회로기판(20b)의 칩부착영역(22)에는 하나의 칩이 부착되거나, 또는 두 개 이상의 칩이 적층 부착된다.
이어서, 상기 칩(12)의 본딩패드와, 상기 하부 인쇄회로기판(20b)의 몰딩영역(28)내에 형성된 와이어 본딩용 전도성패턴(24)이 전도성의 와이어(14)로 연결된다.
다음으로, 상기 칩(12)과, 와이어(14)를 포함하는 하부 인쇄회로기판(20b)의 몰딩영역(28)이 하부 몰딩 컴파운드 수지(16b)로 몰딩되어, 하부 패키지(100b)가 완성된다.
한편, 상기 하부 인쇄회로기판(20b)의 저면에 형성된 볼랜드(26)에 입출력단자로서 솔더볼(18)이 융착된다.
여기서, 제1실시예에 따른 상기 상부 및 하부패키지를 적층 구성하는 바, 상기 상부 인쇄회로기판(20a)의 볼랜드(26)와, 상기 하부 인쇄회로기판(20b)의 적층용 전도성패턴(30)간을 코인 형상을 갖는 다수의 전도성 코인볼(10)로 연결시킨다.
즉, 첨부한 도 4의 현미경 사진에서 보는 바와 같이, 코인 형상을 갖는 전도 성 코인볼(10)을 수직으로 세워서, 그 상단이 상기 상부 인쇄회로기판(20a)의 볼랜드(26)에, 그 하단이 상기 하부 인쇄회로기판(20b)의 적층용 전도성패턴(30)에 융착되도록 함으로써, 상기 상부 및 하부 패키지(20a,20b)간의 적층 연결이 이루어지게 된다.
바람직하게는, 상기 전도성 코인볼(10)은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어지며, 더욱 바람직하게는 통전성이 좋은 구리 재질의 금속을 이용하여 제작한 것을 사용하는 것이 좋다.
이와 같이, 코인 형상의 코인볼(10)을 이용하여 상부 및 하부패키지(100a,100b)를 적층 연결함으로써, 기존의 구형의 솔더볼에 비하여 그 폭이 협소하여 입출력 단자수의 증가를 실현할 수 있고, 그 높이가 높아 하부 패키지의 몰딩 컴파운드 수지의 두께에 대한 설계 자유도가 유연하게 부여될 수 있다.
다시 말해서, 상기 코인볼(10)간의 피치 간격은 기존 구형 솔더볼 피치 간격 최소 0.65mm에 비하여 최소 0.30mm로 축소되므로, 입출력단자가 되는 코인볼(10)의 수를 증가시킬 수 있고, 또한 하부 패키지(200b)의 몰드 캡 즉, 하부 몰딩 컴파운드 수지(16b)의 두께를 제약없이 최대 1.0mm까지 설계할 수 있다.
여기서, 본 발명의 제2실시예에 따른 반도체 패키지를 그 제조 순서별로 설명하면 다음과 같다.
첨부한 도 2는 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제2실시예를 나타내는 단면도이다.
제2실시예에 따른 반도체 패키지(200)도 제1실시예와 같이, 상부 패키 지(200a) 및 하부 패키지(200b)를 적층 구성하되, 코인 형태의 전도성 코일볼(10)을 이용하여 상부 및 하부패키지(200a,200b)를 전기적으로 연결시킨 점에 특징이 있으며, 제2실시예에 따른 반도체 패키지의 상부 패키지(200a)는 상기한 제1실시예와 동일한 구조를 가지므로 그 구체적인 설명은 생략하기로 한다.
제2실시예에 따른 반도체 패키지(200)의 하부 패키지(200b)용 하부 인쇄회로기판(20b)은 상면 중앙부에 칩부착영역(22)이 구획되고, 이 칩부착영역(22)의 바깥쪽에 적층용 전도성패턴(30)이 노출되어 있으며, 저면에는 볼랜드(26)가 형성된 구조로 구비된다.
이어서, 상기 하부 인쇄회로기판(20b)의 칩부착영역(22)에 칩(12)이 부착되는 바, 이때 칩(12)의 본딩패드와 상기 하부 인쇄회로기판(20b)의 칩부착영역(22)내에 형성된 전도성패턴간이 전도성 범프(34)에 의하여 전기적으로 연결된다.
다음으로, 상기 하부 인쇄회로기판(20b)의 적층용 전도성패턴(30)에 코인 형상의 전도성 코인볼(10)을 융착시킨다.
이어서, 상기 칩(12)과, 범프(34), 전도성 코인볼(10) 등을 포함하는 하부 인쇄회로기판(20b)의 전체 표면에 걸쳐 하부 몰딩 컴파운드 수지(16b)가 몰딩되는 바, 이 하부 몰딩 컴파운드 수지(16b)의 상면은 상기 전도성 코인볼(10)의 상면과 평행하게 되어, 전도성 코인볼(10)의 상면이 외부로 노출되도록 한다.
한편, 상기 하부 인쇄회로기판(20b)의 저면에 형성된 볼랜드(26)에 전자기기의 마더보드에 연결되어 최종 입출력단자가 되는 제2솔더볼(18b)이 융착된다.
이와 같이 하여, 제2실시예에 따른 하부 패키지(200b)상에 상기한 구조의 상 부 패키지(200a)가 적층되는 바, 상기 상부 패키지(200a)용 상부 인쇄회로기판(20a)의 저면에 형성된 볼랜드(26)에 제1솔더볼(18a)의 상부를 융착시키고, 이 제1솔더볼(18a)의 하부를 상기 하부 패키지(200b)의 하부 몰딩 컴파운드 수지(16b) 표면 위로 노출된 코인볼(10)의 상면에 융착시킴으로써, 상부 및 하부 패키지(200a,200b)간의 적층이 이루어진다.
제1실시예와 마찬가지로, 상기 전도성 코인볼(10)은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어지며, 더욱 바람직하게는 통전성이 좋은 구리 재질의 금속을 이용하여 제작한 것을 사용하는 것이 좋다.
이와 같이, 제2실시예에 따른 반도체 패키지의 경우, 기존에 하부 패키지의 몰딩 컴파운드 수지에 별도의 레이저홀을 가공하여, 이 홀에 전도성 충진재를 충진시켜 상부 패키지를 적층하였던과 달리, 전도성 코인볼(10)을 이용하여 상부 및 하부 패키지(200a,200b)의 적층을 보다 용이하게 실현할 수 있으며, 또한 전도성 코인볼(10)은 그 폭이 작기 때문에 다수개를 적용하여 입출력 단자수의 증가를 실현할 수 있다.
여기서, 본 발명의 제3실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.
첨부한 도 3은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제3실시예를 나타내는 단면도이다.
본 발명의 제3실시예에 따른 반도체 패키지(300)는 제2실시예의 구조와 유사하고, 단지 상기 하부 패키지(300b)의 하부 몰딩 컴파운드 수지(16b)의 상면 위로 전도성 코인볼(10)의 상단 일부가 돌출된 점에 특징이 있다.
이렇게 전도성 코인볼(10)의 상단 일부를 돌출시킴으로써, 상부 패키지(300a)의 인쇄회로기판(20a)의 저면에 형성된 볼랜드(26)에 별도의 솔더볼을 매개로 하지 않고도 직접 전도성 코인볼(10)을 융착시킬 수 있다.
즉, 상기 하부 패키지(300b)의 하부 몰딩 컴파운드 수지(16b)의 상면을 통해 돌출된 상기 전도성 코인볼(10)의 상단을 상기 상부 패키지(300a)의 인쇄회로기판(16a) 저면에 형성된 볼랜드(26)에 융착시킴으로써, 상부 및 하부 패키지(300a,300b)간의 적층이 이루어진다.
한편, 상기 하부 패키지(300b)의 하부 몰딩 컴파운드 수지(16b)의 상면을 통해 돌출된 구리 재질의 전도성 코인볼(10)을 산화 방지를 위해 솔더 플레이팅하는 공정이 적층 공정 이전에 미리 더 진행될 수 있다.
도 1은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제1실시예를 나타내는 단면도,
도 2는 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제2실시예를 나타내는 단면도,
도 3은 본 발명에 따른 코인볼을 이용한 반도체 패키지에 대한 제3실시예를 나타내는 단면도,
도 4는 본 발명에 따른 코인볼의 실제 모습을 확대하여 촬영한 현미경 사진,
도 5 및 도 6은 종래의 반도체 패키지를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 코인볼 12 : 칩
14 : 와이어 16a : 상부 몰딩 컴파운드 수지
16b : 하부 몰딩 컴파운드 수지 18 : 솔더볼
18a : 제1솔더볼 18b : 제2솔더볼
20a : 상부 인쇄회로기판 20b : 하부 인쇄회로기판
22 : 칩부착영역 24 : 와이어 본딩용 전도성패턴
26 : 볼랜드 28 : 몰딩영역
30 : 적층용 전도성패턴 32 : 비아홀
34 : 전도성 범프 100,200,300 : 반도체 패키지
100a,200a,300a : 상부 패키지 100b,200b,300b : 하부 패키지

Claims (6)

  1. 삭제
  2. 상부 및 하부패키지를 적층 구성하되,
    하부 패키지는:
    상면 중앙부에 칩부착영역이 구획되고, 이 칩부착영역의 바깥쪽에 적층용 전도성패턴이 노출되어 있으며, 저면에는 볼랜드가 형성된 구조의 하부 인쇄회로기판과;
    상기 하부 인쇄회로기판의 칩부착영역에 부착된 하나 또는 두 개 이상의 칩과;
    상기 칩의 본딩패드와, 상기 하부 인쇄회로기판의 전도성패턴간에 연결된 범프와;
    상기 칩과, 범프를 포함하는 하부 인쇄회로기판의 몰딩영역에 몰딩된 하부 몰딩 컴파운드 수지와;
    상기 하부 인쇄회로기판의 저면에 형성된 볼랜드에 융착되는 제2솔더볼과;
    상기 하부 인쇄회로기판의 적층용 전도성패턴에 융착되는 코인 형상의 전도성 코인볼;
    을 포함하여 구성되고,
    상기 상부 패키지용 상부 인쇄회로기판의 저면에 형성된 볼랜드에 하부 패키지의 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 코인볼의 상단을 직접 융착시키거나, 제1솔더볼을 매개로 연결시켜 상부 및 하부 패키지간의 적층 연결이 이루어지되, 상기 하부 몰딩 컴파운드 수지의 상면을 통해 돌출된 전도성 코인볼 상단부는 산화방지를 위해 솔더 플레이팅 된 것을 특징으로 하는 반도체 패키지.
  3. 청구항 2에 있어서, 상기 전도성 코인볼은 전도성 폴리머, 전도성 금속중 선택된 어느 하나의 재질로 만들어진 것을 특징으로 하는 반도체 패키지.
  4. 청구항 3에 있어서, 상기 전도성 금속은 구리인 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
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