CN212461680U - 一种圆片级芯片扇出三维堆叠封装结构 - Google Patents

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Abstract

本实用新型公开了一种圆片级芯片扇出三维堆叠封装结构，属于半导体封装技术领域。其包括下部封装体、再布线层（150）和上部封装体，所述上部封装体堆叠设置在下部封装体的上方，并通过再布线层（150）实现电信连接；芯片Ⅰ封装体周围设置有用于上下封装体互联的金属核心焊球（120），实现了上部封装体与下部封装体的电信连接。该封装结构采用圆片级工艺的高密度再布线扇出层（102）取代传统封装基板，并采用下部封装体上的再布线层取代转接板，可有效降低封装体厚度。

Description

一种圆片级芯片扇出三维堆叠封装结构
技术领域
本实用新型涉及一种圆片级芯片扇出三维堆叠封装结构，属于半导体封装技术领域。
背景技术
在如今的智能手机及智能手表等智能终端中的通常会采用封装上封装PoP、Package on Package方式将应用处理器和存储芯片堆叠封装在一起。采用这种封装不仅能缩短应用处理器跟存储芯片之间信号传递的路径长度，提高数据处理效率，并且能够显著的缩小主板占用面积。
在传统的PoP封装中，下面的应用处理器通常采用标准的倒装芯片球栅阵列FlipChip BGA封装方式，将应用处理器倒装在封装基板上然后将芯片塑封。上下封装间的互联采用塑封料穿孔TMV（Through Molding Via）方式实现，使用激光在下层应用处理器封装的塑封体上打孔，并一直通到基板预留的焊盘上，然后在孔中放入焊球跟焊盘联通。最后把上层的存储芯片焊接在上边，通过TMV中的焊球与下面的应用处理器联通。在大部分的设计中，内存芯片的引脚分布在封装体的周边，可以直接跟下面封装体的TMV对准连接。
随着智能终端的要求越来越高，上述封装方式也存在着如下问题：
1、随着移动终端应用处理器芯片制程节点越来越小，封装密度越来越高，对封装基板的要求也越来越高。目前封装基板布线线宽/线距通常在15um/15um。封装密度越来越高就需要更多的基板布线层数，这样就增加了基板的厚度，不符合移动终端及可穿戴产品的薄化趋势。即便基板层数保持不变，在目前业界工艺能力条件下，想要通过降低基板厚度方式降低封装体厚度也很困难；
2、目前业界主流存储芯片封装外形跟I/O位置均是统一固定的，在某些设计中如果无法将TMV的位置跟存储芯片I/O位置对应，就需要在下层封装跟存储芯片封装体之间增加一层转接层，采用这种方式会增加工艺复杂度，增大封装体厚度，无法满足终端对封装体薄化的要求。
发明内容
承上所述，本实用新型的目的在于克服上述PoP封装的不足，提供一种圆片级芯片扇出三维堆叠封装结构，可以有效提高封装密度降低封装体高度。
本实用新型的目的是这样实现的：
本实用新型一种圆片级芯片扇出三维堆叠封装结构，其包括下部封装体、再布线层和上部封装体，所述上部封装体堆叠设置在下部封装体的上方，并通过再布线层实现电信连接。
所述下部封装体包含高密度再布线扇出层、芯片Ⅰ封装体、若干个金属核心焊球、塑封料Ⅰ、凸点下金属和球栅阵列焊球，所述金属核心焊球的中心为高熔点金属球，外面包覆有焊锡料；所述高密度再布线扇出层包含复数层选择性隔离的绝缘层和金属布线层，芯片Ⅰ封装体采用正装方式通过粘结剂连接到高密度再布线扇出层的上表面，所述高密度再布线扇出层的下表面设置球栅阵列焊球；所述金属核心焊球设置于芯片Ⅰ周围，并与高密度再布线扇出层的上表面连接，且芯片Ⅰ封装体的上表面与金属核心焊球的上表面齐平；所述塑封料Ⅰ于高密度再布线扇出层上方塑封芯片Ⅰ、金属核心焊球，所述金属核心焊球部分露出塑封料Ⅰ的上表面；
所述再布线层设置于上部封装体与下部封装体之间，所述上部封装体包括若干个芯片Ⅱ和/或被动元件Ⅱ、焊球、塑封料Ⅱ和底部填充料Ⅱ，所述芯片Ⅱ通过焊球与再布线层连接，所述底部填充料Ⅱ填充芯片Ⅱ的底部空间，所述塑封料Ⅱ于再布线层的上方塑封芯片Ⅱ和/或被动元件Ⅱ；
所述上部封装体的芯片Ⅱ和/或被动元件Ⅱ依次通过焊球、再布线层、下部封装体的金属核心焊球和高密度再布线扇出层将电信信息向下传导，和/或上部封装体的芯片Ⅱ通过再布线层与下部封装体的芯片Ⅰ实现电信连接。
进一步地，所述上部封装体的尺寸大于下部封装体的尺寸，所述塑封料Ⅰ于高密度再布线扇出层上方塑封芯片Ⅰ、金属核心焊球，并留出高密度再布线扇出层的边缘，所述上部封装体的塑封料Ⅱ于再布线层的上方塑封芯片Ⅱ和/或被动元件Ⅱ，并下沿塑封至高密度再布线扇出层的边缘。
进一步地，所述高密度再布线扇出层的线宽/线距小于8um/8um。
进一步地，所述高密度再布线扇出层的线宽/线距小至1.5um/1.5um。
进一步地，所述塑封料Ⅰ还塑封被动元件Ⅰ，所述被动元件Ⅰ设置于高密度再布线扇出层的正面，其高度小于金属核心焊球的高度。
进一步地，所述再布线层由下而上依次包括绝缘层Ⅰ、金属布线层、绝缘层Ⅱ和焊盘，所述金属布线层下表面通过绝缘层Ⅰ开口与金属核心焊球连通，上表面通过绝缘层Ⅱ开口设置焊盘，所述焊盘上设置焊球。
进一步地，所述芯片Ⅰ封装体包括若干个芯片Ⅰ、铜柱凸块、芯片底部填充料Ⅰ和粘结剂，所述铜柱凸块设置于芯片Ⅰ底部，所述芯片Ⅰ通过芯片Ⅰ底部的铜柱凸块上的焊锡帽与再布线层下的焊盘连接，所述芯片底部填充料Ⅰ填充芯片Ⅰ的底部。
进一步地，所述高密度再布线扇出层的背面设置凸点下金属，通过所述凸点下金属设置球栅阵列焊球。
有益效果
1、随着移动终端应用处理器芯片制程节点越来越小，封装密度越来越高，对封装基板的要求也越来越高。目前封装基板布线线宽/线距通常在15um/15um。封装密度越来越高就需要更多的基板布线层数，这样就增加了基板的厚度，不符合移动终端及可穿戴产品的薄化趋势。即便基板层数保持不变，在目前业界工艺能力条件下，想要通过降低基板厚度方式降低封装体厚度也很困难；
2、目前业界主流存储芯片封装外形跟I/O位置均是统一固定的，在某些设计中如果无法将TMV的位置跟存储芯片I/O位置对应，就需要在下层封装跟存储芯片封装体之间增加一层转接层，采用这种方式会增加工艺复杂度，增大封装体厚度，无法满足终端对封装体薄化的要求。
附图说明
图1为本实用新型一种圆片级芯片扇出三维堆叠封装结构的实施例一的剖面示意图；
图2至图4为图1中下部封装体的芯片Ⅰ与被动元件Ⅰ的分布示意图；
图5为本实用新型一种圆片级芯片扇出三维堆叠封装结构的实施例二的剖面示意图；
主要元件符号说明
玻璃圆片衬底100
可剥离层101
高密度再布线扇出层102
芯片Ⅰ110
铜柱凸块111
焊锡帽112
粘结剂116
金属核心焊球120
焊锡料121
底部填充Ⅰ130
塑封料Ⅰ140
再布线层 150
绝缘层Ⅰ151
金属布线层152
绝缘层Ⅱ153
焊盘154
被动元件Ⅰ160
焊球 201
底部填充Ⅱ 210
塑封料Ⅱ 220
凸点下金属层 300
球栅阵列焊球301。
具体实施方式
现在将在下文中参照附图更加充分地描述本实用新型，在附图中示出了本实用新型的示例性实施例，从而本公开将本实用新型的范围充分地传达给本领域的技术人员。然而，本实用新型可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
实施例一
本实用新型一种圆片级芯片扇出三维堆叠封装结构包含下部封装体、再布线层150和上部封装体，所述上部封装体堆叠设置在下部封装体的上方，再布线层150设置于上部封装体与下部封装体之间，上部封装体通过再布线层150与下部封装体实现电信连接。
下部封装体包含高密度再布线扇出层102、芯片Ⅰ封装体、若干个金属核心焊球120、塑封料Ⅰ140、凸点下金属300和球栅阵列焊球301，如图1所示，为本实用新型一种圆片级芯片扇出三维堆叠封装结构的实施例的剖面示意图。其中，芯片Ⅰ封装体包括若干个芯片Ⅰ110、铜柱凸块111、芯片底部填充料Ⅰ130和粘结剂116。下部封装体里的芯片Ⅰ110通常为采用先进芯片制程的逻辑芯片，比如应用处理器等，芯片Ⅰ110上的微铜柱凸块111节距通常在40um至70um，采用正装芯片互连的方式通过粘结剂116焊接在高密度再布线扇出层102的焊盘上。具体地，所述铜柱凸块111设置于芯片Ⅰ110底部，所述芯片Ⅰ110通过芯片Ⅰ110底部的铜柱凸块111上的焊锡帽112与再布线层150下的焊盘连接，所述芯片底部填充料Ⅰ130填充芯片Ⅰ110的底部，
高密度再布线扇出层102包含复数层选择性隔离的绝缘层和金属布线层。一般地，高密度再布线扇出层102为3层或3层以上。高密度再布线扇出层102的线宽/线距小于8um/8um，优选地，高密度再布线扇出层102线宽/线距小至1.5um/1.5um。
下部封装体里，芯片Ⅰ110可以为一颗芯片或两颗芯片或两颗以上芯片，还可以是芯片Ⅰ110与被动元件Ⅰ160的组合，被动元件Ⅰ160包括但不限于电阻、电容。芯片Ⅰ110和/或被动元件Ⅰ160设置于高密度再布线扇出层102的上表面，芯片Ⅰ封装体的上表面与金属核心焊球120的上表面齐平，如图2至图4所示，为图1中下部封装体的芯片Ⅰ110与被动元件Ⅰ160的分布示意图。
高密度再布线扇出层102的背面通过凸点下金属300设置球栅阵列焊球301，该球栅阵列焊球301节距通常为0.3mm或0.35mm，用于与印刷电路板形成电性及结构连接；某些设计中因为在封装体背面需要设置被动元件，这时候需要球栅阵列焊球301高度要高于被动元件高度。
在芯片110周围设置有金属核心焊球120,金属核心焊球120的中心为高熔点金属球，高熔点金属包括但不限于铜，外面包覆有焊锡料。由于该金属核心焊球120的核心通常为铜金属，其熔点高于焊锡金属，在回流过程中不会坍塌；该金属核心焊球120下端通过自带的焊锡包覆层与高密度再布线扇出层102上预留的焊盘形成冶金连接，其上端部分暴露在下部封装体外，与下部封装体上方的再布线层150连接。把金属核心焊球120、芯片Ⅰ封装体等用塑封料Ⅰ140塑封起来，形成下部封装体。
下部封装体的上方设置再布线层150 ，再布线层150由下而上依次包括下部封装体的上表面的绝缘层Ⅰ151、金属布线层152、绝缘层Ⅱ153和焊盘154，绝缘层Ⅰ151开口露出部分金属核心焊球120，金属布线层152下表面通过绝缘层Ⅰ开口与金属核心焊球120连通，上表面通过绝缘层Ⅱ开口设置焊盘154。
上部封装体包括芯片Ⅱ200和/或被动元件Ⅱ、焊球201、塑封料Ⅱ220和底部填充料Ⅱ210，所述芯片Ⅱ200通过焊球201与再布线层150上的焊盘154连接，所述底部填充料Ⅱ210填充芯片Ⅱ200的底部空间。所述塑封料Ⅱ220于再布线层150的上方塑封芯片Ⅱ200和/或被动元件Ⅱ。
本实用新型在芯片Ⅰ周围设置有用于上下封装体互联的金属核心焊球120。具体地，将上部封装体的芯片Ⅱ200和/或被动元件Ⅱ依次通过焊球201、再布线层150、下部封装体的金属核心焊球120和高密度再布线扇出层102将电信信息向下传导, 和/或上部封装体的芯片Ⅱ200通过再布线层150与下部封装体的芯片Ⅰ110实现电信连接。
实施例二
本实用新型一种圆片级芯片扇出三维堆叠封装结构包含下部封装体、再布线层150和上部封装体，所述上部封装体堆叠设置在下部封装体的上方，再布线层150设置于上部封装体与下部封装体之间，上部封装体通过再布线层150与下部封装体实现电信连接，如图5所示。
下部封装体包含高密度再布线扇出层102、芯片Ⅰ封装体、若干个金属核心焊球120、塑封料Ⅰ140、凸点下金属300和球栅阵列焊球301，如图1所示，为本实用新型一种圆片级芯片扇出三维堆叠封装结构的实施例的剖面示意图。其中，芯片Ⅰ封装体包括若干个芯片Ⅰ110、铜柱凸块111、芯片底部填充料Ⅰ130和粘结剂116。下部封装体里的芯片Ⅰ110通常为采用先进芯片制程的逻辑芯片，比如应用处理器等，芯片Ⅰ110上的微铜柱凸块111节距通常在40um至70um，采用正装芯片互连的方式通过粘结剂116焊接在高密度再布线扇出层102的焊盘上。具体地，所述铜柱凸块111设置于芯片Ⅰ110底部，所述芯片Ⅰ110通过芯片Ⅰ110底部的铜柱凸块111上的焊锡帽112与再布线层150下的焊盘连接，所述芯片底部填充料Ⅰ130填充芯片Ⅰ110的底部。
高密度再布线扇出层102包含复数层选择性隔离的绝缘层和金属布线层。一般地，高密度再布线扇出层102为3层或3层以上。高密度再布线扇出层102的线宽/线距小于8um/8um，优选地，高密度再布线扇出层102线宽/线距小至1.5um/1.5um。
下部封装体里，芯片Ⅰ110可以为一颗芯片或两颗芯片或两颗以上芯片，还可以是芯片Ⅰ110与被动元件Ⅰ160的组合，被动元件Ⅰ160包括但不限于电阻、电容。芯片Ⅰ110和/或被动元件Ⅰ160设置于高密度再布线扇出层102的正面，芯片Ⅰ封装体的上表面与金属核心焊球120的上表面齐平，如图2至图4所示，为图1中下部封装体的芯片Ⅰ110与被动元件Ⅰ160的分布示意图。
高密度再布线扇出层102的背面通过凸点下金属300设置球栅阵列焊球301，该球栅阵列焊球301节距通常为0.3mm或0.35mm，用于与印刷电路板形成电性及结构连接；某些设计中因为在封装体背面需要设置被动元件，这时候需要球栅阵列焊球301高度要高于被动元件高度。
在芯片110周围设置有金属核心焊球120,金属核心焊球120的中心为高熔点金属球，高熔点金属包括但不限于铜，外面包覆有焊锡料。由于该金属核心焊球120的核心通常为铜金属，其熔点高于焊锡金属，在回流过程中不会坍塌；该金属核心焊球120下端通过自带的焊锡包覆层与高密度再布线扇出层102上预留的焊盘形成冶金连接，其上端部分暴露在下部封装体外，与下部封装体上方的再布线层150连接。把金属核心焊球120、芯片Ⅰ封装体等用塑封料Ⅰ140塑封起来，形成下部封装体，并留出高密度再布线扇出层102的边缘。
下部封装体的上方设置再布线层150 ，再布线层150由下而上依次包括下部封装体的上表面的绝缘层Ⅰ151、金属布线层152、绝缘层Ⅱ153和焊盘154，绝缘层Ⅰ151开口露出部分金属核心焊球120，金属布线层152下表面通过绝缘层Ⅰ开口与金属核心焊球120连通，上表面通过绝缘层Ⅱ开口设置焊盘154。
上部封装体包括芯片Ⅱ200和/或被动元件Ⅱ、焊球201、塑封料Ⅱ220和底部填充料Ⅱ210，所述芯片Ⅱ200通过焊球201与再布线层150上的焊盘154连接，所述底部填充料Ⅱ210填充芯片Ⅱ200的底部空间。所述塑封料Ⅱ220于再布线层150的上方塑封芯片Ⅱ200和/或被动元件Ⅱ，并下沿塑封至高密度再布线扇出层102的边缘。使上部封装体的尺寸大于下部封装体的尺寸，以利于提高整体封装的强度，增强抗冲击能力，如图5所示。
本实用新型在芯片Ⅰ周围设置有用于上下封装体互联的金属核心焊球120。具体地，将上部封装体的芯片Ⅱ200和/或被动元件Ⅱ依次通过焊球201、再布线层150、下部封装体的金属核心焊球120和高密度再布线扇出层102将电信信息向下传导, 和/或上部封装体的芯片Ⅱ200通过再布线层150与下部封装体的芯片Ⅰ110实现电信连接。
以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步地详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种圆片级芯片扇出三维堆叠封装结构，其特征在于，其包括下部封装体、再布线层（150）和上部封装体，所述上部封装体堆叠设置在下部封装体的上方，并通过再布线层（150）实现电信连接；
所述下部封装体包含高密度再布线扇出层（102）、芯片Ⅰ封装体、若干个金属核心焊球（120）、塑封料Ⅰ（140）、凸点下金属（300）和球栅阵列焊球（301），所述金属核心焊球（120）的中心为高熔点金属球，外面包覆有焊锡料；所述高密度再布线扇出层（102）包含复数层选择性隔离的绝缘层和金属布线层，所述芯片Ⅰ封装体采用正装方式通过粘结剂（116）连接到高密度再布线扇出层（102）的上表面，所述高密度再布线扇出层（102）的下表面设置球栅阵列焊球（301）；所述金属核心焊球（120）设置于芯片Ⅰ（110）周围，并与高密度再布线扇出层（102）的上表面连接，且芯片Ⅰ封装体的上表面与金属核心焊球（120）的上表面齐平；所述塑封料Ⅰ（140）于高密度再布线扇出层（102）上方塑封芯片Ⅰ（110）、金属核心焊球（120），所述金属核心焊球（120）部分露出塑封料Ⅰ（140）的上表面；
所述再布线层（150）设置于上部封装体与下部封装体之间，所述上部封装体包括若干个芯片Ⅱ（200）和/或被动元件Ⅱ、焊球（201）、塑封料Ⅱ（220）和底部填充料Ⅱ（210），所述芯片Ⅱ（200）通过焊球（201）与再布线层（150）连接，所述底部填充料Ⅱ（210）填充芯片Ⅱ（200）的底部空间，所述塑封料Ⅱ（220）于再布线层（150）的上方塑封芯片Ⅱ（200）和/或被动元件Ⅱ；
所述上部封装体的芯片Ⅱ（200）和/或被动元件Ⅱ依次通过焊球（201）、再布线层（150）、下部封装体的金属核心焊球（120）和高密度再布线扇出层（102）将电信信息向下传导，和/或上部封装体的芯片Ⅱ（200）通过再布线层（150）与下部封装体的芯片Ⅰ（110）实现电信连接。
2.如权利要求1所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述上部封装体的尺寸大于下部封装体的尺寸，所述塑封料Ⅰ（140）于高密度再布线扇出层（102）上方塑封芯片Ⅰ（110）、金属核心焊球（120），并留出高密度再布线扇出层（102）的边缘，所述上部封装体的塑封料Ⅱ（220）于再布线层（150）的上方塑封芯片Ⅱ（200）和/或被动元件Ⅱ，并下沿塑封至高密度再布线扇出层（102）的边缘。
3.如权利要求1或2所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述高密度再布线扇出层（102）的线宽/线距小于8um/8um。
4.如权利要求3所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述高密度再布线扇出层（102）的线宽/线距小至1.5um/1.5um。
5.如权利要求1或2所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述塑封料Ⅰ（140）还塑封被动元件Ⅰ（160），所述被动元件Ⅰ（160）设置于高密度再布线扇出层（102）的正面，其高度小于金属核心焊球（120）的高度。
6.如权利要求1或2所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述再布线层（150）由下而上依次包括绝缘层Ⅰ（151）、金属布线层（152）、绝缘层Ⅱ（153）和焊盘（154），所述金属布线层（152）下表面通过绝缘层Ⅰ开口与金属核心焊球（120）连通，上表面通过绝缘层Ⅱ开口设置焊盘（154），所述焊盘（154）上设置焊球（201）。
7.如权利要求1或2所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述芯片Ⅰ封装体包括若干个芯片Ⅰ（110）、铜柱凸块（111）和芯片底部填充料Ⅰ（130），所述铜柱凸块（111）设置于芯片Ⅰ（110）底部，所述芯片Ⅰ（110）通过芯片Ⅰ（110）底部的铜柱凸块（111）上的焊锡帽（112）与再布线层（150）下的焊盘连接，所述芯片底部填充料Ⅰ（130）填充芯片Ⅰ（110）的底部。
8.如权利要求1或2所述的圆片级芯片扇出三维堆叠封装结构，其特征在于，所述高密度再布线扇出层（102）的背面设置凸点下金属（300），通过所述凸点下金属（300）设置球栅阵列焊球（301）。
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