CN114864526A - 半导体封装结构及半导体封装方法 - Google Patents

半导体封装结构及半导体封装方法 Download PDF

Info

Publication number
CN114864526A
CN114864526A CN202110076060.1A CN202110076060A CN114864526A CN 114864526 A CN114864526 A CN 114864526A CN 202110076060 A CN202110076060 A CN 202110076060A CN 114864526 A CN114864526 A CN 114864526A
Authority
CN
China
Prior art keywords
layer
die
bare chip
rewiring
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110076060.1A
Other languages
English (en)
Inventor
谢雷
涂旭峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN202110076060.1A priority Critical patent/CN114864526A/zh
Publication of CN114864526A publication Critical patent/CN114864526A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本公开提供一种半导体封装结构及半导体封装方法。该半导体封装结构可以包括：裸片，包括相反的裸片正面和裸片背面以及连接所述裸片正面和所述裸片背面的裸片侧面，所述裸片的裸片正面设有焊垫；第一包封层，至少覆盖所述裸片的裸片侧面；再布线层，设于所述裸片的裸片正面，并与所述裸片的焊垫电连接，所述再布线层包括相反的第一表面和第二表面以及连接所述第一表面和所述第二表面的布线侧面，所述第一表面面向所述裸片，所述第二表面背向所述裸片，所述布线侧面形成第一电路引出端。本公开能够降低半导体封装结构的厚度。

Description

半导体封装结构及半导体封装方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体封装结构及半导体封装方法。
背景技术
随着科技的飞速发展，半导体技术在社会生产和生活中获得了越来越广泛的应用。
在半导体技术中，半导体封装技术对半导体产业的发展起到了重要的作用。在目前的半导体封装结构中，裸片安装于引线框架，裸片的焊垫通过电连接结构与引线框架的引脚电连接，从而可以通过引线框架的引脚实现外部电路板与裸片的焊垫的电连接。然而，该半导体封装结构的厚度较大。
发明内容
本公开的目的在于提供一种半导体封装结构及半导体封装方法，能够降低半导体封装结构的厚度。
根据本公开的一个方面，提供一种半导体封装结构，包括：
裸片，包括相反的裸片正面和裸片背面以及连接所述裸片正面和所述裸片背面的裸片侧面，所述裸片的裸片正面设有焊垫；
第一包封层，至少覆盖所述裸片的裸片侧面；
再布线层，设于所述裸片的裸片正面，并与所述裸片的焊垫电连接，所述再布线层包括相反的第一表面和第二表面以及连接所述第一表面和所述第二表面的布线侧面，所述第一表面面向所述裸片，所述第二表面背向所述裸片，所述布线侧面形成第一电路引出端。
进一步地，所述半导体封装结构还包括：
导电凸柱，设于所述第二表面，所述导电凸柱远离所述再布线层的表面形成第二电路引出端。
进一步地，所述半导体封装结构还包括第一焊料层和/或第二焊料层，所述第一焊料层电连接于所述第一电路引出端，且在平行于所述再布线层的方向上所述第一焊料层的至少部分区域位于所述第一包封层的边界外；所述第二焊料层电连接于所述第二电路引出端。
进一步地，所述半导体封装结构还包括：
第二包封层，覆盖所述再布线层和所述第一包封层，且围绕所述导电凸柱，所述第二焊料层的至少部分区域伸出所述第二包封层。
进一步地，所述半导体封装结构还包括：
第二包封层，覆盖所述再布线层和所述第一包封层。
进一步地，所述裸片的裸片正面设有保护层，所述保护层对应于所述焊垫的区域设有通孔，所述再布线层设于所述保护层背向所述裸片的一侧，且填充所述通孔。
根据本公开的一个方面，提供一种半导体封装方法，包括：
提供裸片，所述裸片包括相反的裸片正面和裸片背面以及连接所述裸片正面和所述裸片背面的裸片侧面，所述裸片的裸片正面设有焊垫；
形成第一包封层，所述第一包封层至少覆盖所述裸片的裸片侧面；
在所述裸片的裸片正面形成再布线层，所述再布线层与所述裸片的焊垫电连接，且包括相反的第一表面和第二表面以及连接所述第一表面和所述第二表面的布线侧面，所述第一表面面向所述裸片，所述第二表面背向所述裸片，所述布线侧面形成第一电路引出端。
进一步地，所述半导体封装方法还包括：
在所述第二表面形成导电凸柱，所述导电凸柱远离所述再布线层的表面形成第二电路引出端。
进一步地，所述半导体封装方法还包括：
形成第一焊料层和/或第二焊料层，所述第一焊料层电连接于所述第一电路引出端，且在平行于所述再布线层的方向上所述第一焊料层的至少部分区域位于所述第一包封层的边界外；所述第二焊料层电连接于所述第二电路引出端。
进一步地，所述半导体封装方法还包括：
形成覆盖所述再布线层和所述第一包封层的第二包封层，所述第二包封层围绕所述导电凸柱，所述第二焊料层的至少部分区域伸出所述第二包封层。
进一步地，所述半导体封装方法还包括：
形成覆盖所述再布线层和所述第一包封层的第二包封层。
进一步地，所述裸片的裸片正面设有保护层，所述保护层对应于所述焊垫的区域设有通孔，在所述裸片的裸片正面形成再布线层包括：
在所述保护层背向所述裸片的一侧形成再布线层，所述再布线层填充所述通孔。
本公开的半导体封装结构及半导体封装方法，再布线层包括相反的第一表面和第二表面以及连接第一表面和第二表面的布线侧面，再布线层的第一表面面向裸片，再布线层的第二表面背向裸片，布线侧面形成第一电路引出端，也就是说，第一电路引出端未形成于再布线层的厚度方向上的一侧，从而降低了半导体封装结构的厚度。
附图说明
图1是本公开实施方式的半导体封装方法的流程图。
图2是本公开实施方式的具有保护材料层的裸片的示意图。
图3是本公开实施方式的具有保护层的裸片的示意图。
图4是本公开实施方式的半导体封装方法中形成第一包封层后的示意图。
图5是本公开实施方式的半导体封装方法中形成再布线层后的示意图。
图6是本公开实施方式的半导体封装方法中形成第二包封层后的示意图。
图7是本公开实施方式的半导体封装方法中形成第一焊料层和第二焊料层后的示意图。
图8是对图7所示结构进行切割后的示意图。
图9是本公开实施方式的电路板的示意图。
图10是本公开实施方式的半导体器件的示意图。
附图标记说明：1、裸片；101、焊垫；102、裸片正面；103、裸片背面；104、裸片侧面；2、第一包封层；3、第一焊料层；4、再布线层；401、第一表面；402、第二表面；403、布线侧面；5、第二焊盘；6、导电凸柱；7、第二包封层；8、第二焊料层；9、保护层；10、通孔；11、保护材料层；12、电路板；13、第一焊盘；200、半导体封装结构。
具体实施方式
这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
本公开实施方式提供一种半导体封装结构。如图3、图5以及图8所示，该半导体封装结构可以包括裸片1、第一包封层2以及再布线层4，其中：
该裸片1包括相反的裸片正面102和裸片背面103以及连接裸片正面102和裸片背面103的裸片侧面104。该裸片1的裸片正面102设有焊垫101。该第一包封层2至少覆盖裸片1的裸片侧面104。该再布线层4设于裸片1的裸片正面102，并与裸片1的焊垫101电连接。该再布线层4包括相反的第一表面401和第二表面402以及连接第一表面401和第二表面402的布线侧面403。该再布线层4的第一表面401面向裸片1，再布线层4的第二表面402背向裸片1，再布线层4的布线侧面403形成第一电路引出端。
本公开实施方式的半导体封装结构，再布线层4包括相反的第一表面401和第二表面402以及连接第一表面401和第二表面402的布线侧面403，再布线层4的第一表面401面向裸片1，再布线层4的第二表面402背向裸片1，再布线层4的布线侧面403形成第一电路引出端，也就是说，第一电路引出端未形成于再布线层4的厚度方向上的一侧，从而降低了半导体封装结构的厚度。
下面对本公开实施方式的半导体封装结构的各部分进行详细说明：
如图3所示，该裸片1可以通过切割硅片形成。该裸片1可以包括裸片正面102、裸片背面103以及裸片侧面104。该裸片正面102和裸片背面103相对设置。该裸片侧面104连接于裸片正面102和裸片背面103之间。该裸片正面102可以设有焊垫101。该裸片正面102还可以设有保护层9。该保护层9覆盖裸片正面102，且保护层9对应于焊垫101的区域设有通孔10。该保护层9的材料可以为树脂等。
如图3和图8所示，该第一包封层2至少覆盖裸片1的裸片侧面104。其中，该第一包封层2可以围绕裸片1，并与裸片1的裸片侧面104配合。进一步地，该第一包封层2也可以覆盖裸片1的裸片背面103，也就是说，第一包封层2设有一凹陷部，该凹陷部包括底壁以及连接底壁的侧壁，该裸片1设于凹陷部处，且裸片1的裸片背面103贴合于凹陷部的底壁，裸片1的裸片侧面104贴合于凹陷部的侧壁。此外，如图4所示，以裸片1的裸片正面102设有保护层9为例，该保护层9背向裸片1的表面可以与第一包封层2的表面平齐。该第一包封层2的材料可以为树脂，例如环氧树脂注塑化合物(epoxy molding compound，EMC)等。
如图3、图5以及图8所示，该再布线层4设于裸片1的裸片正面102，并与裸片1的焊垫101电连接。以裸片1的裸片正面102设有保护层9为例，该再布线层4可以设于保护层9背向裸片1的一侧，并填充保护层9上的通孔10，以与焊垫101接触，使再布线层4与焊垫101电连接。以保护层9背向裸片1的表面与第一包封层2的表面平齐为例，该再布线层4也设于第一包封层2上。该再布线层4包括面向裸片1的第一表面401、背向裸片1的第二表面402以及连接第一表面401和第二表面402的布线侧面403。该再布线层4的布线侧面403形成第一电路引出端，即再布线层4的布线侧面403可以与外部电路电连接。在平行于再布线层4的方向上，再布线层4的部分区域可以向外延伸至第一包封层2的边界，即再布线层4的布线侧面403的部分区域与第一包封层2的侧面共面。其中，该再布线层4的布线侧面403与第一包封层2的侧面共面的区域可以形成所述的第一电路引出端。此外，该再布线层4的材料可以为金属，例如铜等。
如图3、图5以及图8所示，本公开实施方式的半导体封装结构还可以包括导电凸柱6。该导电凸柱6设于再布线层4背向裸片1的表面，即导电凸柱6设于再布线层4的第二表面402。该导电凸柱6远离再布线层4的表面可以形成第二电路引出端。该导电凸柱6的材料可以为金属，例如铜等。
如图3和图8所示，本公开实施方式的半导体封装结构还可以包括第二包封层7。该第二包封层7设于第一包封层2的一侧，且裸片1的裸片正面102面向第二包封层7。其中，该第二包封层7可以设于保护层9背向裸片1的一侧，且覆盖再布线层4。以本公开的半导体封装结构包括导电凸柱6为例，该第二包封层7围绕导电凸柱6，也就是说，第二包封层7对应于导电凸柱6的区域设有开口，该导电凸柱6设于开口处，且导电凸柱6远离再布线层4的端面可以与第二包封层7的表面平齐。该第二包封层7可以为ABF薄膜，但本公开实施方式不限于此。该第二包封层7的材料可以与第一包封层2的材料相同，但本公开实施方式对此不做特殊限定。
如图5和图8所示，本公开实施方式的半导体封装结构还可以包括第一焊料层3。该第一焊料层3用于与电路板上的焊盘电连接。该第一焊料层3可以电连接于上述的第一电路引出端，即第一焊料层3设于再布线层4的布线侧面403。以再布线层4的布线侧面403的部分区域与第一包封层2的侧面共面为例，该第一焊料层3设于再布线层4的布线侧面403与所述第一包封层2的侧面共面的区域。在平行于再布线层4的方向上第一焊料层3的至少部分区域位于第一包封层2的边界外，进一步地，在平行于再布线层4的方向上第一焊料层3位于第一包封层2的边界外。该第一焊料层3的材料可以为锡，当然，也可以镍，但本公开不限于此，还可以为金或其它可作为焊料的材料。举例而言，该第一焊料层3可以包括层叠设置的镍导电层和金导电层。需要注意的是，本公开的半导体封装结构可以不设置上述的第一焊料层3，也就是说，半导体封装结构可以直接通过第一电路引出端与外部器件或外部电路电连接。
如图3和图8所示，本公开实施方式的半导体封装结构还可以包括第二焊料层8。该第二焊料层8可以设于第二包封层7背向裸片1的一侧。该第二焊料层8可以电连接于上述的第二电路引出端，即第二焊料层8可以设于上述的导电凸柱6远离再布线层4的表面。该第二焊料层8的材料可以为锡，当然，也可以镍，但本公开不限于此，还可以为金或其它可作为焊料的材料。该第二焊料层8的材料可以与第一焊料层3的材料相同，当然，也可以不同。举例而言，该第二焊料层8可以包括层叠设置的镍导电层和金导电层。本公开实施方式的第一焊料层3和第二焊料层8位于半导体封装结构的不同表面，即无需将全部的焊料层设于第二包封层7背向裸片1的一侧，可以减小第二包封层7的面积，从而在将半导体封装结构安装于电路板时，无需在电路板上预留较大的安装面积，有利于小型化设计。需要注意的是，本公开的半导体封装结构可以不设置上述的第二焊料层8，也就是说，半导体封装结构可以直接通过第二电路引出端与外部器件或外部电路电连接。
如图3、图8至图10所示，本公开实施方式还提供一种半导体器件。该半导体器件可以包括电路板12、第一焊盘13以及上述任一实施方式所述的半导体封装结构200。该半导体封装结构200支撑于电路板12，且裸片1的裸片正面102面向电路板12。该第一焊盘13可以立设于电路板12，即第一焊盘13垂直设于电路板12。该第一焊盘13可以电连接于第一焊料层3。该半导体器件还可以包括第二焊盘5。该第二焊盘5与电路板12层叠设置，即第二焊盘5平行设于电路板12。该第二焊盘5可以电连接于第二焊料层8。由于本公开实施方式的半导体器件所包括的半导体封装结构同上述半导体封装结构的实施方式中的半导体封装结构相同，因此，其具有相同的有益效果，本公开在此不再赘述。
本公开实施方式还提供一种半导体封装方法。该半导体封装方法用于制备上述的半导体封装结构。如图1所示，该半导体封装方法可以包括步骤S100至步骤S120，其中：
步骤S100、提供裸片，裸片包括相反的裸片正面和裸片背面以及连接裸片正面和裸片背面的裸片侧面，裸片的裸片正面设有焊垫。
步骤S110、形成第一包封层，第一包封层至少覆盖裸片的裸片侧面。
步骤S120、在裸片的裸片正面形成再布线层，再布线层与裸片的焊垫电连接，且包括相反的第一表面和第二表面以及连接第一表面和第二表面的布线侧面，第一表面面向裸片，第二表面背向裸片，再布线层的布线侧面形成第一电路引出端。
本公开实施方式的半导体封装方法形成的半导体封装结构同上述半导体封装结构的实施方式中的半导体封装结构相同，因此，其具有相同的有益效果，本公开在此不再赘述。
下面对本公开实施方式的半导体封装方法的各步骤进行详细说明：
在步骤S100中，提供裸片，裸片包括相反的裸片正面和裸片背面以及连接裸片正面和裸片背面的裸片侧面，裸片的裸片正面设有焊垫。
如图3所示，该裸片1的裸片正面102设有保护层9，该保护层9对应于焊垫101的区域设有通孔10。其中，如图2和图3所示，该保护层9的形成过程可以为：形成覆盖裸片1的裸片正面102的保护材料层11；对保护材料层11进行图案化，以形成保护层9，该保护层9对应于焊垫101的区域设有通孔10。本公开可以通过激光切割工艺对保护材料层11进行图案化，以形成通孔10。
在步骤S110中，形成第一包封层，第一包封层至少覆盖裸片的裸片侧面。
举例而言，如图3和图4所示，形成第一包封层2可以包括：在一载板上贴装裸片1，裸片1的裸片正面102面向载板；在载板上形成第一包封层2，第一包封层2至少覆盖裸片1的裸片侧面104，且第一包封层2面向载板的表面与保护层9面向载板的表面平齐；去除载板；在另一载板上贴装裸片1和第一包封层2，且裸片1的裸片背面103面向该载板。
在步骤S120中，在裸片的裸片正面形成再布线层，再布线层与裸片的焊垫电连接，且包括相反的第一表面和第二表面以及连接第一表面和第二表面的布线侧面，第一表面面向裸片，第二表面背向裸片，再布线层的布线侧面形成第一电路引出端。
如图5所示，该再布线层4可以通过电镀工艺制备而成，当然，也可以通过气相沉积制备而成。以裸片1的裸片正面102设有保护层9为例，该再布线层4形成于保护层9背向裸片1的一侧，且填充保护层9的通孔。该第一包封层2面向再布线层4的表面与保护层9背向裸片1的表面可以平齐。
如图6所示，本公开实施方式的半导体封装方法还可以包括：形成覆盖再布线层4和第一包封层2的第二包封层7。该第二包封层7可以通过旋涂工艺制备而成，当然，也可以通过印刷、压膜等方式制备。
如图8所示，本公开实施方式的半导体封装方法还可以包括：形成第一焊料层3，第一焊料层3电连接于第一电路引出端，且在平行于再布线层4的方向上第一焊料层3的至少部分区域位于第一包封层2的边界外。该第一焊料层3的材料可以为锡，当然，也可以镍，但本公开不限于此，还可以为金或其它可作为焊料的材料。该第一焊料层3可以通过电镀工艺制备而成，但本公开实施方式不限于此。
如图5所示，在形成再布线层4之后，本公开实施方式的半导体封装方法还可以包括：在再布线层4背向裸片1的表面形成导电凸柱6，导电凸柱6远离再布线层4的表面形成第二电路引出端。如图6所示，上述的第二包封层7可以围绕导电凸柱6，也就是说，第二包封层7对应于导电凸柱6的区域设有开口，该导电凸柱6设于开口处。其中，该导电凸柱6远离再布线层4的端面可以与第二包封层7的表面平齐。
如图8所示，本公开实施方式的半导体封装方法还可以包括：形成第二焊料层8，第二焊料层8电连接于第二电路引出端。该第二焊料层8的材料可以为锡，当然，也可以镍，但本公开不限于此，还可以为金或其它可作为焊料的材料。该第二焊料层8可以通过电镀工艺制备而成，但本公开实施方式不限于此。该第二焊料层8的至少部分区域伸出第二包封层7。此外，本公开实施方式可以一次对多个裸片1进行封装，在多个裸片1上形成第二包封层7后，在第二包封层7上形成沟槽，为第一焊料层3的制备提供方便，其结果如图7所示，并可以对图7所示的结构进行切割，以形成图8所示结构。
本公开实施例提供的半导体封装方法与半导体封装结构属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。
以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。

Claims (12)

1.一种半导体封装结构，其特征在于，包括：
裸片，包括相反的裸片正面和裸片背面以及连接所述裸片正面和所述裸片背面的裸片侧面，所述裸片的裸片正面设有焊垫；
第一包封层，至少覆盖所述裸片的裸片侧面；
再布线层，设于所述裸片的裸片正面，并与所述裸片的焊垫电连接，所述再布线层包括相反的第一表面和第二表面以及连接所述第一表面和所述第二表面的布线侧面，所述第一表面面向所述裸片，所述第二表面背向所述裸片，所述布线侧面形成第一电路引出端。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述半导体封装结构还包括：
导电凸柱，设于所述第二表面，所述导电凸柱远离所述再布线层的表面形成第二电路引出端。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述半导体封装结构还包括第一焊料层和/或第二焊料层，所述第一焊料层电连接于所述第一电路引出端，且在平行于所述再布线层的方向上所述第一焊料层的至少部分区域位于所述第一包封层的边界外；所述第二焊料层电连接于所述第二电路引出端。
4.根据权利要求3所述的半导体封装结构，其特征在于，所述半导体封装结构还包括：
第二包封层，覆盖所述再布线层和所述第一包封层，且围绕所述导电凸柱，所述第二焊料层的至少部分区域伸出所述第二包封层。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述半导体封装结构还包括：
第二包封层，覆盖所述再布线层和所述第一包封层。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述裸片的裸片正面设有保护层，所述保护层对应于所述焊垫的区域设有通孔，所述再布线层设于所述保护层背向所述裸片的一侧，且填充所述通孔。
7.一种半导体封装方法，其特征在于，包括：
提供裸片，所述裸片包括相反的裸片正面和裸片背面以及连接所述裸片正面和所述裸片背面的裸片侧面，所述裸片的裸片正面设有焊垫；
形成第一包封层，所述第一包封层至少覆盖所述裸片的裸片侧面；
在所述裸片的裸片正面形成再布线层，所述再布线层与所述裸片的焊垫电连接，且包括相反的第一表面和第二表面以及连接所述第一表面和所述第二表面的布线侧面，所述第一表面面向所述裸片，所述第二表面背向所述裸片，所述布线侧面形成第一电路引出端。
8.根据权利要求7所述的半导体封装方法，其特征在于，所述半导体封装方法还包括：
在所述第二表面形成导电凸柱，所述导电凸柱远离所述再布线层的表面形成第二电路引出端。
9.根据权利要求8所述的半导体封装方法，其特征在于，所述半导体封装方法还包括：
形成第一焊料层和/或第二焊料层，所述第一焊料层电连接于所述第一电路引出端，且在平行于所述再布线层的方向上所述第一焊料层的至少部分区域位于所述第一包封层的边界外；所述第二焊料层电连接于所述第二电路引出端。
10.根据权利要求9所述的半导体封装方法，其特征在于，所述半导体封装方法还包括：
形成覆盖所述再布线层和所述第一包封层的第二包封层，所述第二包封层围绕所述导电凸柱，所述第二焊料层的至少部分区域伸出所述第二包封层。
11.根据权利要求7所述的半导体封装方法，其特征在于，所述半导体封装方法还包括：
形成覆盖所述再布线层和所述第一包封层的第二包封层。
12.根据权利要求7所述的半导体封装方法，其特征在于，所述裸片的裸片正面设有保护层，所述保护层对应于所述焊垫的区域设有通孔，在所述裸片的裸片正面形成再布线层包括：
在所述保护层背向所述裸片的一侧形成再布线层，所述再布线层填充所述通孔。
CN202110076060.1A 2021-01-20 2021-01-20 半导体封装结构及半导体封装方法 Pending CN114864526A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110076060.1A CN114864526A (zh) 2021-01-20 2021-01-20 半导体封装结构及半导体封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110076060.1A CN114864526A (zh) 2021-01-20 2021-01-20 半导体封装结构及半导体封装方法

Publications (1)

Publication Number Publication Date
CN114864526A true CN114864526A (zh) 2022-08-05

Family

ID=82622754

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110076060.1A Pending CN114864526A (zh) 2021-01-20 2021-01-20 半导体封装结构及半导体封装方法

Country Status (1)

Country Link
CN (1) CN114864526A (zh)

Similar Documents

Publication Publication Date Title
US7993979B2 (en) Leadless package system having external contacts
US10177090B2 (en) Package-on-package semiconductor assembly having bottom device confined by dielectric recess
US7927918B2 (en) Packaged products, including stacked package modules, and methods of forming same
CN202534641U (zh) 已封装电子器件
KR101476894B1 (ko) 다중 다이 패키징 인터포저 구조 및 방법
KR101556691B1 (ko) 실장 상호연결부를 구비한 실장식 집적 회로 패키지 시스템
US7944043B1 (en) Semiconductor device having improved contact interface reliability and method therefor
EP3147942B1 (en) Semiconductor package, semiconductor device using the same and manufacturing method thereof
CN103715166A (zh) 用于部件封装件的装置和方法
US8106496B2 (en) Semiconductor packaging system with stacking and method of manufacturing thereof
US10573590B2 (en) Multi-layer leadless semiconductor package and method of manufacturing the same
KR20170084174A (ko) 센싱칩 패키징 어셈블리 및 이를 포함하는 전자장치
KR20170029055A (ko) 반도체 패키지 및 그 제조방법
US8344495B2 (en) Integrated circuit packaging system with interconnect and method of manufacture thereof
US9576873B2 (en) Integrated circuit packaging system with routable trace and method of manufacture thereof
US20020003308A1 (en) Semiconductor chip package and method for fabricating the same
CN115312487A (zh) 电子封装件及其制法
CN113299613A (zh) 半导体封装结构及其制造方法
US6730539B2 (en) Method of manufacturing semiconductor device package
KR20010063236A (ko) 적층 패키지와 그 제조 방법
CN114864526A (zh) 半导体封装结构及半导体封装方法
CN110890284A (zh) 一种芯片堆叠封装结构及其工艺方法
CN114628340A (zh) 电子封装件及其制法
CN210575836U (zh) 一种芯片堆叠封装结构
KR101819558B1 (ko) 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination