TWI474466B - 堆疊半導體封裝體及其堆疊方法 - Google Patents

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Description

堆疊半導體封裝體及其堆疊方法 【相關申請案之交互參照】
本申請案依美國專利法第119(a)條主張於2010年8月12日所申請之韓國專利申請案第10-2010-0077986號的國際優先權，其全部揭露內容以引用方式併入本文。
本發明關於一種用以在晶片基礎上堆疊半導體晶片的堆疊半導體封裝體技術。
已提出一種新的堆疊半導體封裝體技術，藉由(例如)堆疊兩個相同記憶體半導體封裝達成雙倍記憶體容量。美國專利第6,242,285號揭示一種已由本發明申請人實施的方法。由於上晶片接腳變形後直接與下晶片的接腳接合，所以上述先前技術在實施上是有利的。
不過，一些接腳長度近來設計成較短，因此上晶片接腳的末端變成相對離下晶片接腳的上端較遠。因此，在焊膏製程後，無法適當地進行接合，導致發生更多缺陷。
以下敘述關於一種有效堆疊具有較短接腳晶片的技術。提供一種可簡單有效連接彼此隔開一段距離(讓該等接腳無法直接接合在一起)之接腳的複雜技術。
在一個一般態樣中，本發明提供一種堆疊半導體封裝體，包括：一第一半導體晶片，其組態為包括在至少一側上的複數個第一接腳，用於與一外部電路連接；一第二半導體晶片，其組態為堆疊在該第一半導體晶片上，且包括在對應於該等第一接腳的至少一側上的複數個第二接腳，該等第二接腳具有末端，該等末端向該等對應第一接腳的上部延伸，且與該等對應第一接腳的上部分開；一印刷電路板(PCB)，其組態為設置在該等第二接腳與該等第一和第二半導體晶片的晶片體之間且沿著該等第一與第二半導體晶片的長度的空間中，且包括複數個導電圖案，每一導電圖案自該對應第二接腳的該末端向該對應第一接腳的該上部延伸；及複數個接合部，每一接合部組態為電連接該印刷電路板的一導電圖案、一對應第二接腳的末端、及一對應第一接腳的上部。
該印刷電路板更可組態成在一側上包括複數個凹槽圖案，每一凹槽圖案具有與該第一接腳相同的間隔。該印刷電路板可藉由與該等對應第一接腳的該等上部接觸的該等凹槽圖案，對齊於該等第一與第二半導體晶片而配置。
其他特徵與態樣可藉由下列詳細說明、圖式與文後申請專利範圍而更明白。
提供下面描述協助讀者全面性瞭解本文所述之方法、裝置及/或系統。因此，所屬專業領域的技術人士應明白在此所述方法、裝置及/或系統的各種改變、變更、及等同方式。此外，為了更清楚簡潔，可省略廣為熟知的功能與架構的描述。
圖1A為例示一堆疊半導體封裝體通過焊膏前的一印刷電路板外部及其接腳範例的側視圖。圖1B為沿圖1A所示範例中C-C’線所取的截面圖。圖1C為例示圖1A例示之範例中所示堆疊半導體封裝體範例的放大圖。圖1D為例示一凹槽圖案、一第一接腳、與一第二接腳接合在一起範例的放大截面圖。
如圖1A至圖1D所示，堆疊半導體封裝體可包括一第一半導體晶片100與一堆疊在第一半導體晶片100上的第二半導體晶片200。第一半導體晶片100的一側可包括複數個第一接腳110-1、...、與110-10以連接至一外部電路。第二半導體晶片200的一側可包括複數個第二接腳210-1、...、與210-2。如圖1B例示範例中所示，第二接腳210末端係與第一接腳110的對應上部分開且向上延伸。
在第二接腳210與晶片體170、270之間的空間中，印刷電路板300為沿第一與第二晶片100、200的長度配置在第一接腳110上。印刷電路板300可包括對應於第一與第二接腳的複數個導電圖案310-1、...、310-10。除了形成為比其他更短的導電圖案310-9之外，導電圖案310-1至310-8和310-10係設計成從對應第二接腳210的末端延伸至第一接腳110的上部。導電圖案310-1至310-8和310-10係藉由一接合部500而電連接至對應第二接腳210-1至210-8和210-10的末端、及對應第一接腳110-1至110-8和110-10的上部。
如圖1A至圖1D所示，類似先前技術，在堆疊半導體封裝體中，第二接腳210的末端會變形而向第一接腳110的上部延伸。不過，本發明並未侷限於此，相反地可包括具有原本向下延伸接腳的半導體晶片。不同於先前技術，第二接腳210的末端沒有夠長到可達第一接腳110的上部。根據先前技術的焊接無法在第二接腳210的末端與第一接腳110的上部之間提供可靠的電連接。印刷電路板上形成的導電圖案310提供一延伸平面，允許焊膏穩定連接在第二接腳210的末端與第一接腳110的上部之間。在範例中，接合部500可藉由焊接第一與第二接腳110、210與導電圖案310而形成。在通過焊膏溶液時，焊錫溶液會黏著覆蓋第一接腳110的上部，從第二接腳210的末端通過導電圖案310，藉此在第一與第二接腳110與210之間提供穩定的電連接。
雖然美國專利第6,242,285號揭示一種使用類似印刷電路板的輔助件連接接腳的方法，先前技術的印刷電路板只提供在上晶片的一控制接腳與在下晶片的一無連接(no-connection，NC)接腳之間橋接的路徑。在先前技術中並未特別揭示橋接的配置。根據上述先前技術，在上與下晶片上的接腳主要藉由焊接而直接連接。
在圖1A至圖1D例示的範例中，印刷電路板300可為一軟性印刷電路板(flexible PCB，FPCB)，或可為任何其他類型印刷電路板。在另一範例中，印刷電路板300可包括複數個凹槽圖案330，其一側具有與第一接腳110相同的間隔。凹槽圖案330係與個別第一接腳]10的上部接觸，因此，印刷電路板300可與個別第一與第二半導體晶片100、200的第一與第二接腳110、210對齊。
在範例中，凹槽圖案330之每一者可藉由沿長度方向切割一導電通孔而形成，其中該導電通孔係與導電圖案310導通。此時，由於每一凹槽圖案330切割部上的凹槽具有一形成其上之導電圖案，如圖1D例示的範例所示，焊膏會深深滲入凹槽，藉此穩固連接接腳110、210。不過，凹槽圖案330可不侷限於上述，且可為未在其上形成導電圖案的簡單圖案。
在另一範例中，印刷電路板330更可包括一橋接圖案350，其一端係連接至第二半導體晶片的一控制接腳210-9，而另一端連接至第一半導體晶片的一無連接(NC)接腳110-9。橋接圖案350可在一內層上形成，以便不跟導電圖案310-7至310-9連接。即是，此時印刷電路板為一多層軟性印刷電路板(FPCB)。
上述範例是在假設堆疊兩個相同動態隨機存取記憶體(dynamic random access memory，DRAM)封裝體以加倍記憶容量範例下揭示。不過，上述範例僅為示範性，而未侷限本發明的範疇。在範例中，多數接腳(諸如，在個別上與下晶片的位址接腳與資料接腳)係連接至個別對應接腳。為了使容量加倍，位址須藉由使用一晶片選擇(chip select，CS)接腳210-9加以實質延伸，以在讀寫操作過程區分晶片。為了這個目的，使用下晶片的第一半導體晶片100上的一無連接(NC)接腳110-7。為連接晶片選擇(CS)接腳210-9至無連接(NC)接腳110-7，提供橋接圖案。
如圖1C例示的範例所示，橋接圖案350可包括經由一通孔351-2連接至短導電圖案310-9的一端、及經由一通孔351-1連接至導電圖案之一330-7的另一端，且組態為在多層的內層上形成的一內圖案353。在此情況，短導電圖案310-9是在印刷電路板300的上表面上形成，其長度短到只接合第二接腳之一210-9。導電圖案310-9形成為夠短，且接合至短導電圖案310-9的第二接腳210-9係實質切割成短。因此，在通過焊膏溶液時，焊錫溶液會覆蓋對應於第二接腳210-9的第一接腳110-9；因此，可避免在第一接腳110-9與第二接腳210-9之間的直接電連接。因此，允許第二半導體晶片200上的晶片選擇(CS)接腳210-9電連接至第一半導體晶片100的無連接(NC)接腳110-7，使得當第一半導體晶片100上的第一接腳連接至一外部安裝板時，第二半導體晶片200可透過在第一半導體晶片100上的無連接(NC)接腳110-7而直接控制。
圖2為例示一印刷電路板與第一及第二接腳接合在一起的凹槽圖案的另一範例的放大圖。與圖1A至1D例示之範例所示者相同的元件具有相同參考編號。
在圖2例示的範例中，第一半導體晶片100與第二半導體晶片200具有與圖1A例示範例所示者相同的形狀，其彼此堆疊、接合在一起。以下，一堆疊半導體封裝體的另一範例將參考圖1A至1C與圖2來說明。圖2例示範例所示的堆疊半導體封裝體係藉由將第二半導體晶片200堆疊在第一半導體晶片100上而形成。第一半導體晶片100可包括形成在其一側上之複數個第一接腳110-1、...、和110-10供連接一外部電路。第二半導體晶片200可包括形成在其一側上之複數個第二接腳210-1、...、和210-10。個別第二接腳210的末端係以一段距離朝向個別第一接腳110的上部延伸。即是，第二接腳210原本設計為具有與第一接腳110相同的形狀，然後變形使其下端向下延伸。根據先前技術的焊接不能夠在第二接腳210的末端與第一接腳110的上部之間提供可靠的電連接。
在第二接腳210與晶片體170、270之間的空間中，一印刷電路板300沿第一與第二半導體晶片100、200的長度配置在第一接腳110上。印刷電路板300可包括對應於第一與第二接腳110、210的複數個導電圖案310-1、...、和310-10。除了短導電圖案310-9之外，導電圖案310-1、...、310-8和310-10形成來從第二接腳210的末端向第一接腳110的上部延伸。導電圖案310-1、...、310-8和310-10；對應第二接腳210-1、...、210-8和210-10的末端；及對應第一接腳110-1、...、110-8和110-10的上部係藉由一接合部500電連接。
在圖2例示的範例中，印刷電路板300具有一前表面，其類似在圖1C例示之範例中顯示的印刷電路板300的前表面，兩者的不同在於圖2印刷電路板300的後表面具有類似前表面的圖案。在圖2例示的範例中，印刷電路板300為一軟性印刷電路板(FPCB)，但亦可為任何其他類型的印刷電路板。如圖2所示，印刷電路板300的每一導電圖案310包括：一第一導電圖案311，其在面對晶片體170、270的印刷電路板300表面上形成；一第二導電圖案313，其在面對第二接腳210的印刷電路板300的相對表面上形成。複數個第一導電圖案311是在對應於第一接腳110的位置上形成。複數個第二導電圖案313是在對應於個別第二接腳210的位置上形成。在此，在對應於接腳的位置上形成的導電圖案的配置間隔係與接腳相同，且其尺寸對應於接腳尺寸，並適於接合對應接腳。除了與橋接圖案有關的短圖案之外，印刷電路板300背面的導電圖案係使用與圖1C例示之範例相同的方式形成。不過，該背面的圖案不需要到達第二接腳210，因此，可接受該等圖案為具有連接至在凹槽圖案330上形成之導電圖案的短長度之短圖案。此外，可移除對應連接至晶片選擇(CS)接腳210-9的導電圖案330-9之背面的導電圖案。
不同於先前技術，第二接腳210的末端沒有足夠長到達第一接腳110的上部。根據先前技術的接合不能夠在第二接腳210的末端與第一接腳110的上部之間提供可靠的電連接。印刷電路板300上形成的導電圖案310提供一延伸平面，允許焊膏穩定連接於要連接之第二接腳210的末端與第一接腳110的上部之間。
在圖2例示的範例中，接合部500可藉由焊接第一與第二接腳110、210至導電圖案310而形成。在通過焊膏溶液過程，焊錫溶液係黏著覆蓋第一接腳110的上部，從第二接腳210的末端通過導電圖案310，藉此在第一與第二接腳110與210之間提供穩定的電連接。
雖然上述之美國專利第6,242,285號揭示一種使用類似印刷電路板的輔助件來連接接腳之方法，但先前技術的印刷電路板只提供在一上晶片的控制接腳與在一下晶片的無連接(NC)接腳之間橋接的路徑。在先前技術中並未特別揭示橋接的配置。在先前技術中，在上與下晶片的接腳主要藉由焊接而直接連接。
在圖2例示之範例中，印刷電路板300為一軟性印刷電路板(FPCB)，但可為任何其他類型印刷電路板，印刷電路板300的導電圖案310包括：第一導電圖案311，其在面對晶片體170、270的印刷電路板300表面上形成；第二導電圖案313，其在面對第二接腳210的印刷電路板300的一相對表面上形成。複數個第一導電圖案311在對應於第一接腳110的位置上形成。複數個第二導電圖案313在對應於個別第二接腳210的位置上形成。在此，在對應於接腳的位置上形成的導電圖案的配置間隔與接腳相同，且其尺寸對應於接腳的尺寸，以適於與對應的接腳接合。
如圖2例示的範例所示，接合部500可包括：一第一接合部510，其連接第一導電圖案311與在第一半導體晶片100上的對應第一接腳110；及一第二接合部520，其連接第二導電圖案313，該對應第二接腳210從第二半導體晶片200向第一接腳110的上部延伸，及該第一接腳110的上部。相較於圖1D例示的範例，更提供第一接合部510，因此可在第一與第二接腳110、210之間達成更可靠的電連接。如稍後的描述，當通過焊膏溶液時，焊錫溶液會固定及接合至導電圖案310。
根據另一態樣，印刷電路板300更可包括凹槽圖案330，其在第一接腳110的上部上形成，且與第一接腳110及/或第二接腳210對齊。凹槽圖案330可能接觸個別第一接腳110的上部，因此，印刷電路板300可對齊於第一與第二半導體晶片100、200的第一與第二接腳110、210而設置。
凹槽圖案330的每一者可藉由沿一長度方向切割一導電通孔而形成，其中該導電通孔係電連接在對應位置上的第一導電圖案110及第二導電圖案210。此時，由於在每一凹槽圖案330的切割部份上的凹槽具有在其上形成的一導電圖案，如圖2例示的範例所示，焊膏較深滲入凹槽，藉此固定連接第一與第二接腳110、210。不過，如圖1C例示的範例所示，對應於短導電圖案310-9的凹槽圖案330-9為一切面(chamfer)圖案，且該切面圖案不包括導電圖案。不過，凹槽圖案未侷限於上述，且所有凹槽圖案可為其上未形成導電圖案的簡單切面圖案。
根據另一態樣，印刷電路板300更可包括橋接圖案350，其一端連接至第二半導體晶片200的一控制接腳，而另一端連接至第一半導體晶片100的一無連接(NC)接腳。橋接圖案350可在未與導電圖案310電連接的內層上形成。即是，圖2例示範例的印刷電路板300為一多層軟性印刷電路板。
上述範例是在假設堆疊兩相同動態隨機存取記憶體(DRAM)封裝體以加倍記憶容量下揭示。不過，上述範例只是示範性，而不欲限制本發明的範疇。在範例中，在個別上與下晶片上的多數接腳(諸如位址接腳與資料接腳)係連接至個別對應接腳。為了使容量加倍，位址須藉由使用一晶片選擇(CS)接腳210-9予以實質延伸，其可在讀寫操作過程區分晶片。為了這個目的，使用下晶片的第一半導體晶片100上的一無連接(NC)接腳110-7。
如圖1C例示的範例所示，橋接圖案350可包括經由通孔351-2連接至短導電圖案310-9的一端、及經由一通孔351-1連接至導電圖案之一者330-7的另一端，且組態為在多層的內層上形成的一內圖案353。導電圖案310-9形成為夠短，且接合至短導電圖案310-9的第二接腳210-9實質切割為短。因此，在通過焊膏溶液的過程中，焊錫溶液覆蓋對應於第二接腳210-9的第一接腳110-9，使得可避免在第一接腳110-9與第二接腳210-9之間的直接電連接。因此，第二半導體晶片200上的晶片選擇(CS)接腳210-9可電連接至在第一半導體晶片100上的無連接(NC)接腳110-7；因此，當在第一半導體晶片100的第一接腳110連接至一外部安裝板時，第二半導體晶片200可透過在第一半導體晶片100上的無連接(NC)接腳110-7直接控制。
以下將參考圖3說明一種堆疊半導體晶片的方法範例。圖3例示堆疊半導體晶片的方法範例流程圖。半導體晶片的接腳變形而向下延伸(S100)。如果半導體晶片的接腳係如圖1A的第一半導體晶片100的第一接腳110般水平延伸，可利用一壓模施壓於接腳，使得所有接腳的末端向下延伸。該壓模係由一對上模與下模構成。當置放在下模的晶片被上模壓下時，接腳的末端會變形而向下。此時，控制接腳210-9可藉由不同壓模預先處理而切割成比其他第二接腳短。
然後，具有變形接腳的半導體晶片堆疊在另一半導體晶片上(S200)。請即重新參考圖1A或圖2，在第一半導體晶片100的晶片體170上表面上塗佈諸如環氧樹脂的黏著材料之後，第二半導體晶片200會壓在第一半導體晶片100上，且施加熱使環氧樹脂硬化，藉以使兩個半導體晶片100、200堆疊一起。在堆疊操作中，可使用治具(jig)以準確對齊第一與第二半導體晶片100、200。
接著，在堆疊半導體晶片的接腳與單元晶片封裝體外部之間的空間中，一印刷電路板(包括對應於至少一些接腳的複數個導電圖案)係對齊接腳而設置(S300)。如圖1A或圖2例示的範例所示，為了精準將多層軟性印刷電路板(FPCB)插入此一狹窄空間，可使用一顯微鏡來放大該空間。此時，印刷電路板可包括在下半導體晶片接腳的上部配置的凹槽圖案。
導電圖案、上半導體晶片的接腳、與下方半導體晶片的接腳係藉由接合而電連接(S400)。為了從要接合的部份去除不純物，堆疊半導體晶片封裝體會通過助焊劑。接著，堆疊半導體晶片封裝體通過容器，當浸入焊膏溶液時，該容器會填入沸騰焊膏溶液至一固定高度。堆疊半導體晶片封裝體浸入焊膏溶液的深度可謹慎設定，以維持在略高於在第一接腳與第二接腳間接合部的液面位。即是，提供焊膏溶液之液面位至高於在上與下晶片間的接合表面，且低於接腳從上晶片突出的部份。然後，焊膏溶液冷卻硬化，然後通過一潔淨室以去除殘留的助焊劑。
堆疊操作後的最終封裝體會進行測試，然後包裝在拖盤中以便運送。
如上所述，當分開的一上半導體晶片與一下半導晶片彼此堆疊，使得個別上與下半導體晶片的上與下接腳無法直接接合一起時，包括複數個導電圖案的印刷電路板會配置靠近上與下接腳，藉此允許在上與下接腳之間的可靠接合。在印刷電路板的一側形成、且具有與接腳相同間隔的凹槽圖案係位在下接腳的上部上，藉此幫助對齊印刷電路板。
目前的具體實施例可以電腦可讀取記錄媒體中的電腦可讀取碼來實施。構成電腦程式的程式碼與程式碼區段可輕易地由熟悉電腦程式技術者推導出來。該電腦可讀取記錄媒體包括其中可儲存電腦可讀取資料的所有型態的記錄媒體。電腦可讀取記錄媒體的範例包括唯讀記憶體(read-only memory，ROM)、隨機存取記憶體(random access memory，RAM)、唯讀光碟(compact disc read-only memory，CD-ROM)、磁帶、軟碟、以及光資料儲存裝置。另外，記錄媒體可藉由例如網際網路傳輸的載波形式實施。此外，電腦可讀取記錄媒體可在網路上散布至電腦系統，在網路中電腦可讀取碼能以分散的方式儲存及執行。
以上描述數個範例。不過，應明白可達成各種修改。例如，如果所述的技術以不同順序進行、及/或如果所述的系統、架構、裝置、或電路中的部件以不同方式組合、及/或由其他部件或等效物替換或補充，可達成適當的結果。因此，其他實施落於文後申請專利範圍內。
100．．．第一半導體晶片
110．．．第一接腳
110-1~110-10．．．第一接腳
110-9．．．無連接接腳
170．．．晶片體
200．．．第二半導體晶片
210．．．第二接腳
210-9．．．控制接腳
210-9．．．晶片選擇接腳
210-1~210-10．．．第二接腳
270．．．晶片體
300．．．印刷電路板
310．．．導電圖案
310-1~310-10．．．導電圖案
310-9．．．短導電圖案
311．．．第一導電圖案
313．．．第二導電圖案
330．．．凹槽圖案
350．．．橋接圖案
351-1．．．通孔
351-2．．．通孔
353．．．內圖案
500．．．接合部
510．．．第一接合部
520．．．第二接合部
圖1A為例示一印刷電路板(PCB)外部範例的側視圖。
圖1B例示沿著圖1A所示範例中C-C' 線所取的截面圖。
圖1C為例示圖1A例示之範例中所示堆疊半導體封裝體範例的放大圖。
圖1D為例示一凹槽圖案、一第一接腳、與一第二接腳接合在一起之範例的放大截面圖。
圖2為例示一印刷電路板的凹槽圖案與第一及第二接腳接合在一起的另一範例的放大圖。
圖3例示堆疊半導體晶片之方法範例的流程圖。
除非另有說明，否則在圖式中及詳細說明中的相同圖式參考編號應視為指稱相同元件、特徵及結構。為求清晰、例示及便利，這些元件的相對尺寸與描繪可能會放大。
100．．．第一半導體晶片
110．．．第一接腳
200．．．第二半導體晶片
210．．．第二接腳
300．．．印刷電路板
310．．．導電圖案
311．．．第一導電圖案
313．．．第二導電圖案
330．．．凹槽圖案
500．．．接合部
510．．．第一接合部
520．．．第二接合部

Claims (19)

  1. 一種堆疊半導體封裝體，其包括：一第一半導體晶片，其組態為包括在至少一側上的複數個第一接腳，用於連接一外部電路；一第二半導體晶片，其組態為堆疊並鍵結在該第一半導體晶片的上表面上，且包括在對應於該等第一接腳的至少一側上的複數個第二接腳，該等第二接腳具有末端，該等末端向該等對應第一接腳的上部朝下延伸，且與該等對應第一接腳的上部分開；一印刷電路板(PCB)，其組態為設置在該等第二接腳與該等第一與第二半導體晶片的晶片體之間且沿著該等第一與第二半導體晶片長度的空間中，且包括複數個導電圖案，每一導電圖案從該對應第二接腳的該末端向該對應第一接腳的該上部延伸；及複數個接合部，每一接合部組態為電連接該印刷電路板的一導電圖案、一對應第二接腳的末端、與一對應第一接腳的上部。
  2. 如申請專利範圍第1項之堆疊半導體封裝體，其中該印刷電路板更組態為在一側包括複數個凹槽圖案，每一凹槽圖案具有與該第一接腳相同的間隔。
  3. 如申請專利範圍第2項之堆疊半導體封裝體，其中該印刷電路板藉由與該等對應第一接腳的該等上部接觸的該等凹槽圖案對齊該等第一與第二半導體晶片而配置。
  4. 如申請專利範圍第2項之堆疊半導體封裝體，其中該等凹槽圖案之每一者藉由沿一長度方向切割一導電通孔而形成，該導電通孔係與該導電圖案導通。
  5. 如申請專利範圍第2項之堆疊半導體封裝體，其中該印刷電路板更組態為更包括一橋接圖案，該橋接圖案的一端連接至該第二半導體晶片的一控制接腳，而另一端連接至該第一半導體晶片的一無連接接腳，且在不與該等複數個導電圖案電連接的一內層上形成。
  6. 如申請專利範圍第1項之堆疊半導體封裝體，其中該印刷電路板為一軟性印刷電路板。
  7. 一種堆疊半導體封裝體，其包括：一第一半導體晶片，其組態包括在至少一側上的複數個第一接腳，用於連接一外部電路；一第二半導體晶片，其組態為堆疊並鍵結在該第一半導體晶片的上表面上，且包括在對應於該等第一接腳的至少一側上的複數個第二接腳，該等第二接腳具有末端，該等末端經變形而向該等對應第一接腳的上部朝下延伸且與該等對應第一接腳的上部分開；一印刷電路板(PCB)，其組態為設置在該等第二接腳與該等第一與第二半導體晶片的晶片體之間且沿該等第一與第二半導體晶片長度的空間中，且包含複數個導電圖案，每一導電 圖案占有一區域，該區域自該對應第二接腳的該末端向該對應第一接腳的該上部延伸；及複數個接合部，每一接合部組態為電連接該印刷電路板的一導電圖案、一對應第二接腳的末端、及一對應第一接腳的上部。
  8. 如申請專利範圍第7項之堆疊半導體封裝體，其中該印刷電路板的該等複數個導電圖案包括：複數個第一導電圖案，其係在面對該等第一與第二半導體晶片的該等晶片體的該印刷電路板的一表面上且對應於該等第一接腳的位置上形成；及複數個第二導電圖案，其係在面對該等第二接腳的該印刷電路板面的另一表面上且對應於該等第二接腳的位置上形成。
  9. 如申請專利範圍第7項之堆疊半導體封裝體，其中該印刷電路板更組態為包括在一側的複數個凹槽圖案，其位在該等第一接腳的該等上部上且對齊。
  10. 如申請專利範圍第9項之堆疊半導體封裝體，其中該印刷電路板係對齊該等第一與第二半導體晶片而設置，使得該等凹槽圖案接觸該等對應第一接腳的上部。
  11. 如申請專利範圍第8項之堆疊半導體封裝體，其中該印刷電路板更組態為包括在一側的複數個凹槽圖案，其位在該等第一接腳的該等上部上且對齊。
  12. 如申請專利範圍第11項之堆疊半導體封裝體，其中該等凹槽圖案之每一者係藉由沿一長度方向切割一導電通孔而形成，該導電通孔係電連接該第一導電圖案與一對應第二導電圖案。
  13. 如申請專利範圍第12項之堆疊半導體封裝體，其中該印刷電路板係對齊該等第一與第二半導體晶片而設置，使得該等凹槽圖案接觸該等對應第一接腳的上部。
  14. 如申請專利範圍第7項之堆疊半導體封裝體，其中該印刷電路板更組態為更包括一橋接圖案，該橋接圖案的一端連接至該第二半導體晶片的一控制接腳，而另一端連接至該第一半導體晶片的一無連接接腳，且在不與該等複數個導電圖案電連接的一內層上形成。
  15. 如申請專利範圍第8項之堆疊半導體封裝體，其中該等接合部之每一者包括：一第一接合部，用於連接一第一導電圖案與該第一半導體晶片的一對應第一接腳的上部；及一第二接合部，用於連接一第二導電圖案、該第二半導體晶片中向該第一半導體晶片的該第一接腳延伸的一對應第二接腳的一端、及該第一接腳的該上部。
  16. 如申請專利範圍第7項之堆疊半導體封裝體，其中該印刷電路板為一軟性印刷電路板。
  17. 一種堆疊兩半導體晶片之方法，該方法包括：變形一上半導體晶片的接腳，使得該等個別接腳的末端向下延伸；堆疊及接合具有該等變形接腳的該上半導體晶片至不同的一下半導體晶片；設置一印刷電路板(PCB)，其與該等堆疊的半導體晶片對齊，該印刷電路板包括複數個導電圖案，其對應於該等堆疊半導體晶片的該等接腳與沿該等半導體晶片的一長度的該等半導體晶片的晶片封裝體之間空間中的該等半導體晶片的至少一些接腳；及電連接該等個別導電圖案與該上半導體晶片與該下半導體晶片透過對應的鍵結部分的個別對應接腳。
  18. 如申請專利範圍第17項之方法，其中該印刷電路板的該設置包括設置該印刷電路板，使得在該印刷電路板的一側上形成的凹槽圖案配置在該下半導體晶片的該等接腳上。
  19. 如申請專利範圍第17項之方法，其中該等導電圖案與該等接腳的該電連接包括使該等堆疊半導體晶片通過焊膏溶液，該焊膏溶液的液面位高於該等上與下半導體晶片之間的一接合表面，且低於該等接腳突出的該上半導體晶片的一部份。
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