KR101207882B1 - 패키지 모듈 - Google Patents

패키지 모듈 Download PDF

Info

Publication number
KR101207882B1
KR101207882B1 KR1020110019980A KR20110019980A KR101207882B1 KR 101207882 B1 KR101207882 B1 KR 101207882B1 KR 1020110019980 A KR1020110019980 A KR 1020110019980A KR 20110019980 A KR20110019980 A KR 20110019980A KR 101207882 B1 KR101207882 B1 KR 101207882B1
Authority
KR
South Korea
Prior art keywords
package
connection member
substrate
pad
semiconductor chip
Prior art date
Application number
KR1020110019980A
Other languages
English (en)
Other versions
KR20120101885A (ko
Inventor
김동규
김윤식
하상옥
Original Assignee
(주)윈팩
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)윈팩 filed Critical (주)윈팩
Priority to KR1020110019980A priority Critical patent/KR101207882B1/ko
Publication of KR20120101885A publication Critical patent/KR20120101885A/ko
Application granted granted Critical
Publication of KR101207882B1 publication Critical patent/KR101207882B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Abstract

본 발명은 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결이 가능한 패키지 모듈을 개시한다. 개시된 본 발명에 따른 패키지 모듈은, 양측 가장자리부에 비아홀을 구비한 제1 패키지와, 상기 제1 패키지 상에 배치되고, 양측 가장자리부에 상기 제1 패키지의 비아홀과 연결되며 내표면 상에 도전막이 형성된 홀을 구비하며, 중앙부에 상기 도전막과 전기적으로 연결된 패드를 구비한 연결부재와, 상기 연결부재 상에 상기 연결부재의 패드와 전기적으로 연결되도록 배치된 제2 패키지 및 상기 제1 패키지의 비아홀과 상기 연결부재의 홀 내에 상기 제1 패키지와 상기 연결부재를 전기적으로 연결하도록 형성된 접속부재를 포함한다.

Description

패키지 모듈 {PACKAGE MODULE}
본 발명은 패키지 모듈에 관한 것으로, 보다 상세하게, 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결이 가능한 패키지 모듈에 관한 것이다.
일반적으로, 반도체 패키징 기술은 인쇄회로기판(Printed Circuit Board : PCB)에 반도체 칩을 실장하거나 상기 인쇄회로기판 및 반도체 칩을 포함하는 패키지를 서로 전기적으로 연결하고 포장하여 반도체 제품을 제조하는 기술을 말한다. 반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 둘 이상의 반도체 칩들 또는 상기 반도체 칩을 포함하는 패키지들을 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 두 배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
그런데, 기존의 스택 기술을 이용한 패키지의 경우에는 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결이 용이하지 않다는 한계가 있다. 왜냐하면, 서로 다른 크기를 갖는 패키지들은 각 패키지들의 전기적인 연결부가 서로 대응되는 위치에 배치되어 있지 않기 때문이다. 그래서, 서로 다른 크기를 갖는 패키지들이 스택되는 경우에는, 상기 각 패키지들 간의 전기적인 연결이 용이하지 않다.
본 발명은 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결이 가능한 패키지 모듈을 제공한다.
본 발명의 실시예에 따른 반도체 패키지 모듈은, 양측 가장자리부에 비아홀을 구비한 제1 패키지와, 상기 제1 패키지 상에 배치되고, 양측 가장자리부에 상기 제1 패키지의 비아홀과 연결되며 내표면 상에 도전막이 형성된 홀을 구비하며, 중앙부에 상기 도전막과 전기적으로 연결된 패드를 구비한 연결부재와, 상기 연결부재 상에 상기 연결부재의 패드와 전기적으로 연결되도록 배치된 제2 패키지 및 상기 제1 패키지의 비아홀과 상기 연결부재의 홀 내에 상기 제1 패키지와 상기 연결부재를 전기적으로 연결하도록 형성된 접속부재를 포함한다.
상기 제1 패키지는, 제1 기판과, 상기 제1 기판의 일면 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩이 실장된 제1 기판의 일면을 밀봉하며 양측 가장자리부에 비아홀이 구비된 제1 봉지부재를 포함한다.
상기 제2 패키지는, 제2 기판과, 상기 제2 기판의 일면 상에 실장된 제2 반도체 칩 및 상기 제2 반도체 칩이 실장된 제2 기판의 일면을 밀봉하는 제2 봉지부재를 포함한다.
상기 제1 패키지는 제1 크기를 가지며, 상기 제2 패키지는 상기 제1 크기보다 작은 제2 크기를 갖는다.
상기 연결부재는 상기 제1 패키지와는 동일한 크기를 갖고 상기 제2 패키지보다는 큰 크기를 갖는다.
상기 제1 패키지는 상기 비아홀의 적어도 일부를 매립하도록 형성된 도전성 갭필물질을 더 포함한다.
상기 도전성 갭필물질은 상기 비아홀의 상단부에서 일부 두께가 리세스되어 하단부를 선택적으로 매립하도록 형성된다.
상기 제2 패키지는 하면에 상기 연결부재의 패드와 콘택하도록 형성된 외부접속단자를 더 포함한다.
상기 연결부재는 플렉서블 기판을 포함한다.
상기 제1 패키지와 상기 연결부재 사이에 개재된 접착 테이프를 더 포함한다.
상기 연결부재는 상기 도전막과 상기 패드 간을 전기적으로 연결하는 회로배선을 더 포함한다.
상기 접속부재는 솔더볼을 포함한다.
본 발명은 서로 다른 크기를 갖는 패키지들이 스택하고 상기 스택된 패키지들 사이에 홀 및 패드를 구비한 연결부재를 배치함으로써, 상기 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결을 용이하게 수행할 수 있다.
즉, 본 발명은 상기 연결부재의 홀과 연결되는 비아홀을 갖는 하부 패키지와 상기 연결부재를 전기적으로 연결하고, 상기 연결부재의 패드와 상부 패키지를 전기적으로 연결하며, 상기 연결부재의 홀 내에 상기 패드와 전기적으로 연결되는 도전막을 형성함으로써, 상기 연결부재를 통해 서로 다른 크기를 갖는 상부 및 하부 패키지들 간의 전기적이 연결을 용이하게 할 수 있다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 패키지의 비아홀 형성방법을 설명하기 위한 공정별 단면도들이다.
도 2는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 패키지 모듈의 연결부재를 설명하기 위한 평면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 패키지의 비아홀 형성방법을 설명하기 위한 공정별 단면도들이다.
도 1a를 참조하면, 일면 상에 배선부(112)를 구비한 제1 기판(110)을 마련한다. 상기 배선부(112)는 상기 제1 기판(110)과 전기적으로 연결되어 있다. 상기 제1 기판(110) 상에 접착제(115)의 개재하에 제1 반도체 칩(120)을 배치한다. 상기 제1 반도체 칩(120)을 제1 본딩와이어(122)를 이용하여 상기 제1 기판(110), 즉, 제1 기판(110)의 배선부(112)와 전기적으로 연결시킨다. 상기 제1 반도체 칩(120)이 배치된 제1 기판(110)의 일면 상에 상기 일면을 밀봉하는 제1 봉지부재(130)를 형성해서 제1 패키지(100)를 제조한다.
한편, 도시하지는 않았으나, 상기 제1 반도체 칩(120)은 상기 제1 본딩와이어(122) 외의 다른 수단, 예컨대, 범프, 관통전극 등의 다양한 방식을 통해 상기 제1 기판(110)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제1 기판(110)의 일면 상에는 적어도 둘 이상의 다수개의 제1 반도체 칩(120)들이 스택되어 실장되는 것도 가능하다.
도 1b를 참조하면, 상기 제1 패키지(100)의 하부와 상부 각각에 제1 및 제2 몰드(10, 20)를 배치하고, 이를 통해, 상기 제1 패키지(100)의 제1 봉지부재(130) 내에 비아홀(VH)을 형성한다. 구체적으로, 리세스부(R)를 갖는 제1 몰드(10)의 상기 리세스부(R)에 상기 제1 패키지(100)를 배치하고, 상기 제1 패키지(100)의 상부에 돌출부(P)를 갖는 제2 몰드(20)를 배치하며, 상기 제1 및 제2 몰드(10, 20)로 제1 패키지(100)를 압착하면, 그 결과, 상기 제2 몰드(20))의 돌출부(P)에 의해 제1 패키지의 제1 봉지부재(130) 내에 비아홀(VH)이 형성되는 것이다.
상기 비아홀(VH)은 상기 제1 패키지(100)의 양쪽 가장자리부에 형성되며, 제1 기판(110)의 배선부(112)를 노출시키는 깊이로 형성된다. 또한, 상기 비아홀(VH)은 상기 제1 패키지(100)의 양쪽 가장자리부에 각각 적어도 하나 이상의 다수개가 형성되어도 무방하다.
도 2는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위한 단면도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지 모듈은 하부에 배치된 제1 패키지(100)와, 상기 제1 패키지(100)의 상부에 배치되며 상기 제1 패키지(100)와 서로 다른 크기를 갖는 제2 패키지(200) 및 상기 제1 패키지(100)와 제2 패키지(200) 사이에 배치되어 상기 제1 패키지(100)와 제2 패키지(200) 간을 전기적으로 연결하는 연결부재(300)를 포함한다. 예를 들어, 상기 제1 패키지(100)는 제1 크기를 갖고, 상기 연결부재(300)는 상기 제1 패키지(100)와 동일한 크기를 가지며, 상기 제2 패키지(200)는 상기 제1 크기보다 작은 제2 크기를 갖는다.
상기 제1 패키지(100)는, 배선부(112)를 구비한 제1 기판(110)과, 접착제(115)의 개재하에 상기 제1 기판(110)의 일면 상에 실장된 제1 반도체 칩(120) 및 상기 제1 반도체 칩(120)이 실장된 제1 기판(110)의 일면을 밀봉하는 제1 봉지부재(130)를 포함한다. 상기 제1 기판(110)의 일면에 대향하는 타면에는 제1 외부접속단자(150)가 형성되어 있다.
상기 제1 반도체 칩(120)은 예컨대, 제1 본딩와이어(122)를 통해 상기 제1 기판(110)의 배선부(112)와 전기적으로 연결되며, 도시하지는 않았으나, 예컨대, 범프, 관통전극 등의 다양한 방식을 통해 상기 제1 기판(110)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제1 기판(110)의 일면 상에는 적어도 둘 이상의 다수개의 제1 반도체 칩(120)들이 스택되어 실장되는 것도 가능하다.
그리고, 상기 제1 봉지부재(130)의 양측 가장자리부에 비아홀(VH)이 구비되어 있으며, 상기 비아홀(VH)은 상기 제1 기판(110)의 배선부(112)가 노출되도록 형성되어 있다. 또한, 상기 비아홀(VH) 내에는 상기 비아홀(VH)의 적어도 일부를 매립하도록 도전성 갭필물질(140)이 형성되는 것도 가능하다. 예컨대, 상기 도전성 갭필물질(140)은 상기 비아홀(VH)의 상단부에서 일부 두께가 리세스되어 상기 비아홀(VH)의 하단부를 선택적으로 매립하도록 형성되어 있다.
상기 제1 패키지(100) 상에는 연결부재(300)가 배치되어 있다. 상기 연결부재(300)는, 예컨대, 플렉서블(Flexible substrate)을 포함한다. 구체적으로, 상기 연결부재(300)는 접착 테이프(160)의 개재하에 상기 제1 패키지(100) 상에 배치되고, 상기 제1 패키지(100)와는 동일한 크기를 갖고 상기 제2 패키지(200)보다는 큰 크기를 갖는다.
그리고, 상기 연결부재(300)의 양측 가장자리부에 상기 제1 패키지(100)의 비아홀(VH)과 연결된 홀(H)이 구비되어 있으며, 상기 홀(H)의 내표면 상에는 도전막(도시안됨)이 형성되어 있다. 또한, 상기 연결부재(300)의 중앙부에는 상기 도전막과 전기적으로 연결된 패드(310)가 형성되어 있다.
도 3은 본 발명의 실시예에 따른 연결부재를 설명하기 위한 평면도로서, 도시된 바와 같이, 연결부재(300)의 양측 가장자리부에 다수개의 홀(H)들이 구비되어 있으며, 상기 다수개의 홀(H)들은 제1 패키지(100)의 비아홀(VH)과 연결되도록 배치된다. 상기 각 홀(H)의 내표면 상에는 도전막(315)이 형성되어 있다. 또한, 상기 연결부재(300)의 중앙부에는 상기 도전막(315)과 각각 전기적으로 연결된 패드(310)가 형성되어 있다. 상기 도전막(315)과 상기 패드(310)는, 예컨대, 회로배선(320)에 의해 각각 전기적으로 연결된다.
서로 연결된 상기 제1 패키지(100)의 비아홀(VH)과 상기 연결부재(300)의 홀(H) 내에 접속부재(330)가 형성되어 있다. 상기 접속부재는, 예컨대, 솔더볼을 포함한다. 한편, 도시하지는 않았으나, 상기 제1 패키지(100)의 비아홀(VH) 하단부에 도전성 갭필물질(140)이 형성되어 있지 않은 경우에는, 상기 접속부재(330)가 상기 제1 패키지(100)의 비아홀(VH)을 완전히 채움과 아울러 상기 연결부재(300)의 홀(H)을 매립하도록 형성된다.
여기서, 본 발명은 서로 연결된 제1 패키지(100)의 비아홀(VH)과 연결부재(300)의 홀(H) 내에 접속부재(330)가 형성됨으로써, 상기 제1 패키지(100)와 연결부재(300)가 전기적으로 연결된다.
상기 연결부재(300)의 중앙부에 형성된 패드(310) 상에 제2 패키지(200)가 배치되어 있다. 상기 제2 패키지(200)는 상기 제1 패키지(100) 및 연결부재(300)보다 작은 제2 크기를 갖는다. 상기 제2 패키지(200)는, 제2 기판(210)과, 상기 제2 기판(210)의 일면 상에 접착제(215)의 개재하에 실장된 제2 반도체 칩(220) 및 상기 제2 반도체 칩(220)이 실장된 제2 기판(210)의 일면을 밀봉하는 제2 봉지부재(230)를 포함한다.
상기 제2 반도체 칩(220)은 예컨대, 제2 본딩와이어(222)를 통해 상기 제2 기판(210)과 전기적으로 연결되며, 도시하지는 않았으나, 예컨대, 범프, 관통전극 등의 다양한 방식을 통해 상기 제2 기판(210)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제2 기판(210)의 일면 상에는 적어도 둘 이상의 다수개의 제2 반도체 칩(220)들이 스택되어 실장되는 것도 가능하다.
그리고, 상기 제2 기판(210)의 일면에 대향하는 타면에는 제2 외부접속단자(240)가 형성되어 있으며, 상기 제2 외부접속단자(240)는 상기 연결부재(300)의 패드(310) 상에 배치되어 상기 연결부재(300)와 전기적으로 연결된다.
여기서, 상기 연결부재(300)는 서로 다른 크기를 갖는 제1 패키지(100)와 제2 패키지(200) 사이에 배치되어, 상기 제1 패키지(100)와 제2 패키지(200)를 전기적으로 연결하는 역할을 한다. 즉, 상기 제1 패키지(100)의 비아홀(VH)과 상기 연결부재(300)의 홀(H) 내에 접속부재(330)가 형성되어 상기 제1 패키지(100)와 연결부재(300)가 전기적으로 연결되며, 상기 연결부재(300)의 패드(310) 상에 제2 외부접속단자(240)의 개재하에 제2 패키지(200)가 배치되어 상기 제2 패키지(200)와 연결부재(300)가 전기적으로 연결된다.
따라서, 본 발명은 서로 다른 크기를 갖는 제1 및 제2 패키지(100, 200)들이 스택되고, 그래서, 상기 제1 및 제2 패키지(100, 200)들의 전기적인 연결부가 서로 대응되는 위치에 배치되지 않더라도, 양측 가장자리부에 홀(H)이 구비되고 중앙부에 패드(310)가 구비된 연결부재(300)를 통해, 상기 서로 다른 크기를 갖는 제1 및 제2 패키지(100, 200)들의 전기적인 연결이 용이해진다.
한편, 도시하지는 않았으나, 본 발명은 상기 연결부재의 비아홀과 패드가 배치된 위치를 변경하여 상기 제1 패키지 상에 상기 제1 패키지보다 큰 크기를 갖는 제2 패키지가 배치되는 경우에도 적용 가능하며, 상기 제2 패키지 상에 연결부재의 개재하에 추가로 다른 패키지들이 배치되는 경우에도 적용 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
10 : 제1 몰드 20 : 제2 몰드
100 : 제1 패키지 110 : 제1 기판
112 : 배선부 115 : 접착제
120 : 제1 반도체 칩 122 : 제1 본딩와이어
130 : 제1 봉지부재 VH : 비아홀
150 : 제1 외부접속단자 160 : 접착 테이프
200 : 제2 패키지 210 : 제2 기판
215 : 접착제 220 : 제2 반도체 칩
222 : 제2 본딩와이어 230 : 제2 봉지부재
240 : 제2 외부접속단자 300 : 연결부재
310 : 패드 H : 홀
315 : 도전막 320 : 회로배선
330 : 접속부재

Claims (12)

  1. 양측 가장자리부에 비아홀을 구비한 제1 패키지;
    상기 제1 패키지 상에 배치되고, 양측 가장자리부에 상기 제1 패키지의 비아홀과 연결되며 내표면 상에 도전막이 형성된 홀을 구비하며, 중앙부에 상기 도전막과 전기적으로 연결된 패드를 구비한 연결부재;
    상기 연결부재 상에 상기 연결부재의 패드와 전기적으로 연결되도록 배치된 제2 패키지; 및
    상기 제1 패키지의 비아홀과 상기 연결부재의 홀 내에 상기 제1 패키지와 상기 연결부재를 전기적으로 연결하도록 형성된 접속부재;
    을 포함하는 패키지 모듈.
  2. 제 1 항에 있어서,
    상기 제1 패키지는, 제1 기판과, 상기 제1 기판의 일면 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩이 실장된 제1 기판의 일면을 밀봉하며 양측 가장자리부에 비아홀이 구비된 제1 봉지부재를 포함하는 것을 특징으로 하는 패키지 모듈.
  3. 제 1 항에 있어서,
    상기 제2 패키지는, 제2 기판과, 상기 제2 기판의 일면 상에 실장된 제2 반도체 칩 및 상기 제2 반도체 칩이 실장된 제2 기판의 일면을 밀봉하는 제2 봉지부재를 포함하는 것을 특징으로 하는 패키지 모듈.
  4. 제 1 항에 있어서,
    상기 제1 패키지는 제1 크기를 가지며, 상기 제2 패키지는 상기 제1 크기보다 작은 제2 크기를 갖는 것을 특징으로 하는 패키지 모듈.
  5. 제 1 항에 있어서,
    상기 연결부재는 상기 제1 패키지와는 동일한 크기를 갖고 상기 제2 패키지보다는 큰 크기를 갖는 것을 특징으로 하는 패키지 모듈
  6. 제 1 항에 있어서,
    상기 제1 패키지는 상기 비아홀의 적어도 일부를 매립하도록 형성된 도전성 갭필물질을 더 포함하는 것을 특징으로 하는 패키지 모듈.
  7. 제 6 항에 있어서,
    상기 도전성 갭필물질은 상기 비아홀의 상단부에서 일부 두께가 리세스되어 하단부를 선택적으로 매립하도록 형성된 것을 특징으로 하는 패키지 모듈.
  8. 제 1 항에 있어서,
    상기 제2 패키지는 하면에 상기 연결부재의 패드와 콘택하도록 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 패키지 모듈.
  9. 제 1 항에 있어서,
    상기 연결부재는 플렉서블 기판을 포함하는 것을 특징으로 하는 패키지 모듈.
  10. 제 1 항에 있어서,
    상기 제1 패키지와 상기 연결부재 사이에 개재된 접착 테이프를 더 포함하는 것을 특징으로 하는 패키지 모듈.
  11. 제 1 항에 있어서,
    상기 연결부재는 상기 도전막과 상기 패드 간을 전기적으로 연결하는 회로배선을 더 포함하는 것을 특징으로 하는 패키지 모듈.
  12. 제 1 항에 있어서,
    상기 접속부재는 솔더볼을 포함하는 것을 특징으로 하는 패키지 모듈.
KR1020110019980A 2011-03-07 2011-03-07 패키지 모듈 KR101207882B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110019980A KR101207882B1 (ko) 2011-03-07 2011-03-07 패키지 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110019980A KR101207882B1 (ko) 2011-03-07 2011-03-07 패키지 모듈

Publications (2)

Publication Number Publication Date
KR20120101885A KR20120101885A (ko) 2012-09-17
KR101207882B1 true KR101207882B1 (ko) 2012-12-04

Family

ID=47110664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110019980A KR101207882B1 (ko) 2011-03-07 2011-03-07 패키지 모듈

Country Status (1)

Country Link
KR (1) KR101207882B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101440341B1 (ko) * 2012-09-27 2014-09-15 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
KR101504010B1 (ko) * 2013-06-26 2015-03-18 (주)인터플렉스 직접회로소자 패키지 제조방법
US9583420B2 (en) 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
US9281297B2 (en) 2014-03-07 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages
US9449947B2 (en) 2014-07-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package for thermal dissipation
US9633934B2 (en) 2014-11-26 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semicondutor device and method of manufacture
CN106455386B (zh) * 2016-10-17 2019-11-08 青岛海信移动通信技术股份有限公司 一种移动终端设备

Also Published As

Publication number Publication date
KR20120101885A (ko) 2012-09-17

Similar Documents

Publication Publication Date Title
KR101207882B1 (ko) 패키지 모듈
KR101078740B1 (ko) 스택 패키지 및 그의 제조방법
US10037938B2 (en) Semiconductor packages
US7829990B1 (en) Stackable semiconductor package including laminate interposer
JP2011101044A (ja) スタックパッケージ及びその製造方法
US8492889B2 (en) Semiconductor package
US7615858B2 (en) Stacked-type semiconductor device package
CN102646663B (zh) 半导体封装件
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
US8736075B2 (en) Semiconductor chip module, semiconductor package having the same and package module
KR20120048841A (ko) 적층 반도체 패키지
KR101078722B1 (ko) 스택 패키지 및 그의 제조방법
KR101219086B1 (ko) 패키지 모듈
US11495574B2 (en) Semiconductor package
KR20120126365A (ko) 유닛 패키지 및 이를 갖는 스택 패키지
KR101207883B1 (ko) 패키지 모듈
KR20110065693A (ko) 스택 패키지
KR20100050981A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
TWI447869B (zh) 晶片堆疊封裝結構及其應用
KR20080114062A (ko) 반도체 패키지 및 이의 제조 방법
KR20120093580A (ko) 반도체 패키지
KR20110056769A (ko) 스택 패키지용 인터포저 및 이를 이용한 스택 패키지
KR101131448B1 (ko) 필름 인터포져 제조 방법 및 제조된 필름 인터포져를 이용한 반도체 장치
KR20060074091A (ko) 칩 스택 패키지
KR101001636B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151125

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171123

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 7