KR101440341B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 기존의 포토리소그래피 공정없이 몰드 컴파운드 수지 위에 재배선을 직접 형성하여 제조 공정수 및 제조 비용을 절감할 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 몰딩 컴파운드 수지의 상면에 관통 몰드 비아와 연결되는 상부 재배선을 형성할 때, 관통 몰드 비아를 일정 깊이로 파낸 다음, 그 위에 시드레이어에 의한 일련의 도금 공정을 직접 실시한 후, 관통 몰드 비아의 위쪽에 도금된 솔더 등의 도전성 금속을 제외하고 나머지 몰딩 컴파운드 수지 위에 증착된 시드레이어 등을 한꺼번에 제거하는 등의 과정으로 재배선을 형성해줌으로써, 기존에 복잡하고 비용이 많이 소요되던 포토리소그래피 공정을 이용한 제조 방법과 달리 전체적인 공정수를 크게 단축시키는 동시에 제조비용을 절감할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하고자 한 것이다.
즉, 본 발명은 몰딩 컴파운드 수지의 상면에 관통 몰드 비아와 연결되는 상부 재배선을 형성할 때, 관통 몰드 비아를 일정 깊이로 파낸 다음, 그 위에 시드레이어에 의한 일련의 도금 공정을 직접 실시한 후, 관통 몰드 비아의 위쪽에 도금된 솔더 등의 도전성 금속을 제외하고 나머지 몰딩 컴파운드 수지 위에 증착된 시드레이어 등을 한꺼번에 제거하는 등의 과정으로 재배선을 형성해줌으로써, 기존에 복잡하고 비용이 많이 소요되던 포토리소그래피 공정을 이용한 제조 방법과 달리 전체적인 공정수를 크게 단축시키는 동시에 제조비용을 절감할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하고자 한 것이다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 기존의 포토리소그래피 공정없이 몰드 컴파운드 수지 위에 재배선을 직접 형성하여 제조 공정수 및 제조 비용을 절감할 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 패키지의 고집적화 및 경박단소화의 요구에 따라 웨이퍼 레벨에서 각 칩을 패키징하여 칩의 크기에 가깝게 제조하는 칩 스케일 패키징 기술이 적용되고 있다.
칩 스케일 패키지의 일례로서, 각 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되는 웨이퍼 레벨의 팬-인(fan-in) 패키지와, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도금라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하는 웨이퍼 레벨의 팬-아웃 패키지를 들 수 있다.
여기서, 칩 스케일 패키지(Chip Scale Package)중 하나인 종래의 팬 아웃 타입의 웨이퍼 레벨 패키지 및 그 제조 과정을 첨부한 도 4를 참조로 살펴보면 다음과 같다.
먼저, 웨이퍼 상태에서 분리된 개개의 반도체 칩(100)을 한꺼번에 몰딩 컴파운드 수지(110)로 몰딩하여, 각 칩(100)의 상면 및 측면이 일정 두께의 몰딩 컴파운드 수지(110)로 봉지되는 상태가 되도록 한다.
다음으로, 각 칩(100)의 본딩패드(102)로부터 몰딩 컴파운드 수지(110)의 저면의 원하는 위치까지 일종의 금속배선라인인 하부 재배선(120: RDL, Redistribution layer)을 형성하는 과정이 진행된다.
참고로, 상기 재배선은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩패드에 솔더볼 등과 같은 입출력단자를 부착하는 경우, 입출력단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드에서 바깥쪽으로 연장시킨 금속배선라인을 말한다.
이때, 상기 칩(100)의 본딩패드(102)를 제외한 면에 제1패시베이션 막을 형성하고, 그 위에 재배선을 도금 공정에 의하여 형성하게 되며, 다시 그 위에 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 절연성의 제2패시베이션이 형성된다.
다음으로, 상기 몰딩 컴파운드 수지(110)에 다수의 관통 몰드 비아(130)를 레이저 가공에 의하여 형성하는 과정이 진행된다.
상기 관통 몰드 비아(130)는 칩(100)을 중심으로 그 사방 위치에 등간격을 이루며 형성되는 것으로서, 몰딩 컴파운드 수지(110)의 상면에서 하부 재배선(120)이 존재하는 저면까지 레이저 가공에 의한 비아홀(132)을 관통 형성하는 과정과, 비아홀(132)내에 하부 재배선(120)과 도전 가능한 도전성 금속물질(134: 예를 들어, 메탈 페이스트)을 도금 또는 충진하는 단계 등을 거쳐 형성된다.
이어서, 상기 관통 몰드 비아(130)의 상단면으로부터 몰딩 컴파운드 수지(110)의 상면의 원하는 위치까지 하부 재배선(120)을 형성하는 방법과 동일한 방법으로 상부 재배선(140)을 형성하는 과정이 진행된다.
좀 더 상세하게는, 상기 관통 몰드 비아(130)의 상단면으로부터 몰딩 컴파운드 수지(110)의 상면의 원하는 위치까지 상부 재배선(140)을 형성하기 위하여, 제1패시베이션 막(142)이 형성되는 단계가 진행된다.
이때, 각 관통 몰드 비아(130)의 상단면에는 제1패시베이션 막(142)이 도포되지 않는데, 그 이유는 하부 재배선(120)과 연결되는 관통 몰드 비아(130)에 상부 재배선(140)의 일단부가 도전 가능하게 연결되기 때문이다.
다음으로, 상부 재배선(140)을 형성하기 위한 일종의 도금용 도금라인으로서, 제1패시베이션 막(142) 및 관통 몰드 비아(130)의 상면에 걸쳐 스퍼터링(sputtering) 공정에 의한 시드 레이어(미도시됨)가 형성된다.
연이어, 시드레이어 위에 제1포토레지스트(미도시됨)를 코팅시킨 후, 제1포토레지스트에 대한 통상의 노광 및 디벨롭(exposure & develop)을 실시하여, 관통몰드비아의 상단면과 상부 재배선이 형성될 영역을 노출시킨다.
이어서, 노출된 관통 몰드 비아(130)의 상단면과 상부 재배선이 형성될 영역에 상부 재배선를 형성하기 위한 전기도금 공정이 진행된다.
즉, 금속이온을 함유한 용액에 넣어진 상태에서 시드 레이어에 전류를 통하게 하면 관통 몰드 비아(130)의 상단면과 상부 재배선이 형성될 영역에 상부 재배선(140)이 형성된다.
연이어, 상기 제1포토레지스트를 벗겨서(srtrip) 제거하는 스트립 단계와, 상부 재배선(140)의 아래쪽에 존재하는 시드 레이어를 제외한 나머지 시드 레이어를 에칭(etching) 공정에 의하여 제거하는 단계를 진행함으로써, 소정 면적 및 길이를 갖는 상부 재배선(140)의 형성이 완료된다.
다음으로, 제1패시베이션 막(142) 및 상부 재배선(140)의 표면에 걸쳐 제2패시베이션 막(144)이 형성되는 단계가 진행되며, 후술하는 바와 같이 입출력단자(150)의 부착을 위하여 상부 재배선(140)의 타끝단부에는 제2패시베이션 막(144)이 입혀지지 않는다.
상기 제2패시베이션 막(144)은 제1패시베이션 막(142)과 동일한 재질 및 방법으로 형성되어, 상부 재배선(140)들을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 상부 재배선(140)으로 침투하는 것을 차단하는 기능을 하고, 동시에 서로 인접하는 상부 재배선(140)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.
이어서, 상기 상부 재배선(140)의 타끝단부에 금속 재질의 전극단자인 언더 범프 메탈(146: Under Bump Matal)을 도금 공정을 이용하여 더 형성하고자, 노출된 상태인 상부 재배선(140)의 타끝단부와 제2패시베이션 막(144)의 표면에 걸쳐 또 시드 레이어가 스퍼터링에 의하여 형성된다.
연이어, 시드레이어 위에 제2포토레지스트(미도시됨)를 코팅시킨 후, 제2포토레지스트에 대한 통상의 노광 및 디벨롭(exposure & develop)을 실시하여, 상부 재배선(140)의 타끝단부만이 노출되며, 이에 상기한 도금 공정에 의거 상부 재배선(140)의 타끝단부에 금속 재질의 전극단자로서 볼패드용 언더 범프 메탈(146)이 형성된다.
최종적으로, 상기 몰딩 컴파운드 수지(110)의 상면에서 원하는 위치까지 연장된 상부 재배선(140)의 끝단부 즉, 상부 재배선(140) 위의 언더범프메탈(146) 위에 솔더볼과 같은 입출력단자(150)를 융착시키는 과정이 진행됨으로써, 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.
그러나, 종래의 팬 아웃 패키지는 다음과 같은 단점이 있다.
상기와 같이 재배선 도금용 시드 레이어 및 언더범프메탈 도금용 시드 레이어를 형성하기 위한 2번의 스퍼터링 공정과, 재배선을 형성하기 위한 제1포토레지스트의 PI 패터닝(PI patterning) 및 노광(Exposure & align) 공정 및 언더범프메탈을 형성하기 위한 제2포토레지스트의 PI 패터닝(PI patterning) 및 노광(Exposure & align) 공정이 소요되고, 또한 패터닝 후의 각 포토레지스트를 제거하는 스트립 공정과, 시드 레이어를 제거하기 위한 에칭 공정 등이 소요되어, 공정수가 너무 많이 들고 제조시간이 너무 오래 소요되는 단점이 있고, 결국 제조 비용 상승을 초래하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 몰딩 컴파운드 수지의 상면에 관통 몰드 비아와 연결되는 재배선을 형성할 때, 관통 몰드 비아를 일정 깊이로 파낸 다음, 그 위에 시드레이어에 의한 일련의 도금 공정을 직접 실시한 후, 관통 몰드 비아의 위쪽에 도금된 솔더 등의 도전성 금속을 제외하고 나머지 몰딩 컴파운드 수지 위에 증착된 시드레이어 등을 한꺼번에 제거하는 등의 과정으로 재배선을 형성해줌으로써, 기존에 복잡하고 비용이 많이 소요되던 포토리소그래피 공정을 이용한 제조 방법과 달리 전체적인 공정수를 크게 단축시키는 동시에 제조비용을 절감할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩과, 반도체 칩을 봉지하는 몰딩 컴파운드 수지와, 반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 저면 원하는 위치까지 연장 형성된 하부 재배선과, 하부 재배선과 도전 가능하게 연결되면서 몰딩 컴파운드 수지의 상면까지 연장 형성된 관통 몰드 비아를 포함하는 반도체 장치에 있어서, 상기 몰딩 컴파운드 수지의 상면에서, 관통 몰드 비아의 상단면 및 이로부터 원하는 위치까지 일정 깊이로 파여진 트렌치와; 상기 트렌치내의 표면에 도금되는 도전성 금속과; 상기 도전성 금속 위에 리플로우 공정에 의하여 도전 가능하게 채워지는 솔더; 를 포함하여 구성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 도전성 금속은 도금 공정을 위한 시드레이어층과, 도전성이 좋은 구리도금층과, 구리 산화 방지를 위한 솔더층이 차례로 적층된 것임을 특징으로 한다.
더욱 바람직하게는, 상기 도전성 금속 위에 채워지는 솔더는 상부 패키지 적층을 위하여 몰딩 컴파운드 수지의 상면과 동일평면을 이루거나 더 돌출되게 채워지는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 반도체 칩을 몰딩 컴파운드 수지로 봉지되게 몰딩하는 단계와, 반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 저면 원하는 위치까지 하부 재배선을 형성하는 단계와, 몰딩 컴파운드 수지에 하부 재배선과 도전 가능하게 연결되는 관통 몰드 비아를 형성하는 단계를 포함하는 반도체 장치 제조 방법에 있어서, 상기 몰딩 컴파운드 수지의 상면으로 노출된 관통 몰드 비아의 상단면 및 이로부터 원하는 위치까지 일정 깊이의 트렌치를 패터닝하는 단계와; 상기 트렌치를 포함하는 몰딩 컴파운드 수지의 표면에 도금을 위한 시드레이어를 증착하는 단계와; 시드레이어의 표면에 걸쳐 전기도금에 의한 도전성 금속을 도금하는 단계와; 상기 트렌치의 내표면에만 도전성 금속을 남겨두고, 나머지 몰딩 컴파운드 수지 위의 시드레이어 및 도전성 금속을 제거하는 단계와; 트렌치의 도전성 금속 위에 리플로우 공정에 의한 솔더를 일정 높이로 형성하는 단계; 로 이루어진 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.
바람직하게는, 상기 트렌치는 레이저 가공에 의하여 형성되는 것을 특징으로 한다.
선택적으로, 상기 시드레이어는 트렌치를 포함하는 몰딩 컴파운드 수지의 전체 표면에 걸쳐 증착되는 것을 특징으로 한다.
또는, 상기 시드레이어는 트렌치의 내표면에 증착되는 수평레이어와, 트렌치의 연장된 끝단에서 웨이퍼 형상의 도금라인으로 연장되는 수직레이어로 이루어진 T자형 면적으로 국한되어 증착되는 것을 특징으로 한다.
특히, 상기 시드레이어 위에 도금되는 도전성 금속은 도전성이 좋은 구리도금층과, 구리 산화 방지를 위한 솔더층이 차례로 적층된 것임을 특징으로 한다.
또한, 상기 트렌치의 도전성 금속 위에 채워지는 솔더 위에 상부 패키지의 입출력단자가 융착되는 패키지 적층 단계가 더 진행되는 것을 특징으로 한다.
또한, 상기 시드레이어의 수직레이어를 비롯하여 그 위에 도금되는 도전성 금속을 제거하기 위한 소잉 단계가 더 진행되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 몰딩 컴파운드 수지의 상면에서 관통 몰드 비아로부터 일정 위치까지 트렌치를 형성하고, 트렌치내에 도금 공정을 위한 시드레이어층과 도전성이 좋은 구리도금층과 구리 산화 방지를 위한 솔더층이 차례로 적층된 도전성 금속을 직접 형성하는 등의 과정으로 재배선을 직접 형성해줌으로써, 기존에 복잡하고 비용이 많이 소요되던 포토리소그래피 공정을 이용한 제조 방법과 달리, 전체적인 공정수를 크게 단축시키는 동시에 제조비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 순서대로 나타낸 개략적 단면도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 순서대로 나타낸 개략적 단면도,
도 3은 본 발명의 다른 실시예에서 사용되는 웨이퍼 형태의 도금라인 구조를 나타낸 개략도,
도 4는 종래의 반도체 장치의 구성을 설명하는 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 순서대로 나타낸 개략적 단면도,
도 3은 본 발명의 다른 실시예에서 사용되는 웨이퍼 형태의 도금라인 구조를 나타낸 개략도,
도 4는 종래의 반도체 장치의 구성을 설명하는 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 기존에 제조공수 및 비용이 많이 소요되던 포토리소그래피 공정을 이용한 재배선 형성 과정과 달리, 몰딩 컴파운드 수지 위에 트렌치를 가공하여 재배선을 직접 도금하여 형성시키는 과정을 통하여 제조공수 및 비용을 크게 절감할 수 있도록 한 점에 주안점이 있다.
여기서, 첨부한 도 1을 참조로 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 순서대로 설명하면 다음과 같다.
먼저, 웨이퍼 상태에서 분리된 개개의 반도체 칩(100)을 한꺼번에 몰딩 컴파운드 수지(110)로 몰딩하여, 각 칩(100)의 상면 및 측면이 일정 두께의 몰딩 컴파운드 수지(110)로 봉지되는 상태가 되도록 한다.
다음으로, 전술한 바와 같이 각 칩(100)의 본딩패드(102)로부터 몰딩 컴파운드 수지(110)의 저면의 원하는 위치까지 일종의 금속배선라인인 하부 재배선(120)을 형성하는 단계가 진행된다.
이어서, 상기 몰딩 컴파운드 수지(110)에 다수의 관통 몰드 비아(130)를 레이저 가공에 의하여 형성하는 과정이 진행된다.
전술한 바와 같이, 상기 관통 몰드 비아(130)는 칩(100)을 중심으로 그 사방 위치에 등간격을 이루며 형성되는 것으로서, 몰딩 컴파운드 수지(110)의 상면에서 하부 재배선(120)이 존재하는 저면까지 레이저 가공에 의한 비아홀(132)을 관통 형성하는 과정과, 비아홀(132)내에 하부 재배선(120)과 도전 가능한 도전성 금속물질(134: 예를 들어, 메탈 페이스트)을 도금 또는 충진하는 단계 등을 거쳐 형성된다.
다음으로, 상기 관통 몰드 비아(130)의 상단면으로부터 몰딩 컴파운드 수지(110)의 상면의 원하는 위치까지 상부 재배선(140)을 형성하는 과정이 진행된다.
이를 위해, 상기 몰딩 컴파운드 수지(110)의 상면에서 일정 깊이의 트렌치(160)를 가공하되, 관통 몰드 비아(130)의 상단면 및 이 상단면으로부터 원하는 위치까지 직선을 이루는 트렌치(160)를 일정 깊이로 패터닝하는 단계가 진행된다.
이때, 상기 트렌치(160)는 통상의 레이저 가공장비에 의하여 용이하게 형성될 수 있다.
이어서, 본 발명의 일 실시예에 따르면 상기 트렌치(160)의 내표면을 비롯하여 몰딩 컴파운드 수지(110)의 전체 표면에 걸쳐 도금을 위한 시드레이어(162)를 증착하는 단계가 진행된다.
다음으로, 상기 시드레이어(162)의 표면에 걸쳐 통상의 전기도금에 의한 도전성 금속 중 구리를 도금하여 구리도금층(164)을 형성하는 단계가 진행된다.
연이어, 상기 구리도금층(164) 위에 구리 산화를 방지하기 위한 솔더를 도금하여 솔더도금층(166)을 형성하는 단계가 진행된다.
이렇게 상기 트렌치(160)의 내표면을 비롯하여 몰딩 컴파운드 수지(110)의 전체 표면에 걸쳐 증착된 시드레이어(162) 위에 도전성이 좋은 구리도금층(164)과, 구리 산화 방지를 위한 솔더도금층(166)이 차례로 적층되며 도금된 상태가 된다.
다음으로, 상기 트렌치(160) 면적으로 국한되는 상부 재배선(140)을 구현하기 위하여, 트렌치(160)의 내표면에 도금된 도전성 금속 즉, 시드레이어(162) 위의 구리도금층(164) 및 솔더도금층(166)만을 남겨두고, 나머지 몰딩 컴파운드 수지(110) 위의 시드레이어 및 도전성 금속을 제거하는 단계가 진행된다.
즉, 몰딩 컴파운드 수지(110) 위의 솔더도금층(166)은 그라인딩과 같은 공정으로 평탄화를 이루면서 제거해주고, 연이어 구리도금층(164)은 에칭액에 의한 에칭 공정을 통하여 제거해준다.
따라서, 상기 트렌치(160)의 내표면에만 시드레이어(162)와, 구리도금층(164)과, 솔더도금층(166)이 차례로 적층된 도전성 금속이 존재하게 된다.
마지막으로, 상기 트렌치(160)의 도전성 금속의 표면 즉, 솔더도금층(166)의 표면에 트렌치(160)의 깊이를 메꾸어줄 수 있도록 리플로우 공정에 의한 솔더(168)가 일정 높이로 채워지게 하는 공정이 진행되며, 이때 솔더(168)는 상부 패키지 적층을 위하여 몰딩 컴파운드 수지(110)의 상면과 동일평면을 이루거나 더 돌출되게 채워지게 된다.
이와 같이, 본 발명의 일 실시예에 따르면, 몰딩 컴파운드 수지(110)의 상면에 관통 몰드 비아(130)로부터 일정 위치까지 트렌치(160)를 형성하고, 트렌치(160)내에 도금 공정을 위한 시드레이어(162)와 도전성이 좋은 구리도금층(164)과 구리 산화 방지를 위한 솔더도금층(166)이 차례로 적층 도금된 후, 그 위에 리플로우 공정에 의한 솔더(168)를 형성시킨 새로운 구조의 상부 재배선(140)을 형성해줌으로써, 기존에 복잡하고 비용이 많이 소요되던 포토리소그래피 공정을 이용한 제조 방법과 달리, 전체적인 공정수를 크게 단축시키는 동시에 제조비용을 절감할 수 있다.
여기서, 첨부한 도 2 및 도 3을 참조로 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 순서대로 설명하면 다음과 같다.
먼저, 일 실시예와 같이, 상기 몰딩 컴파운드 수지(110)의 상면에서 일정 깊이의 트렌치(160)를 가공하되, 관통 몰드 비아(130)의 상단면 및 이 상단면으로부터 원하는 위치까지 직선을 이루는 트렌치(160)를 일정 깊이로 패터닝하는 단계가 진행된다.
이어서, 시드레이어를 증착하는 단계가 진행되는 바, 일 실시예에 비하여 비용적인 측면에 더 유리하도록 본 발명의 다른 실시예에서는 시드레이어를 최소면적으로 증착하게 된다.
보다 상세하게는, 상기 시드레이어(162)는 도 3에서 보듯이 트렌치(160)의 내표면에 증착되는 수평레이어(162a)와, 트렌치(160)의 연장된 끝단에서 웨이퍼 형상의 도금라인(170)으로 연장되는 수직레이어(162b)로 이루어진 T자형 면적으로 국한되어 증착되도록 한다.
다음으로, T자형 면적으로 국한된 시드레이어(162)의 표면에 걸쳐 통상의 전기도금에 의한 도전성 금속 중 구리를 도금하여 구리도금층(164)을 형성하는 단계가 진행된다.
좀 더 상세하게는, 전기 도금을 위한 웨이퍼 형태의 도금라인(170)에 전류가 인가됨에 따라, 도금라인(170)과 연결된 시드레이어(162)의 수평레이어(162a)와 수직레이어(162b)의 표면 위에 구리 도금에 의한 구리도금층(164)이 형성된다.
연이어, 위와 같은 도금 공정을 이용하여 구리도금층(164) 위에 구리 산화를 방지하기 위한 솔더를 도금하여 솔더도금층(166)을 형성하는 단계가 진행된다.
이렇게 상기 트렌치(160)의 내표면에 증착되는 수평레이어(162a)와, 트렌치(160)의 연장된 끝단에서 웨이퍼 형상의 도금라인(170)으로 연장되는 수직레이어(162b) 위에 도전성이 좋은 구리도금층(164)과, 구리 산화 방지를 위한 솔더도금층(166)이 차례로 적층되며 도금된 상태가 된다.
다음으로, 상기 트렌치(160)의 도전성 금속의 표면 즉, 솔더도금층(166)의 표면에 트렌치(160)의 깊이를 메꾸어줄 수 있도록 리플로우 공정에 의한 솔더(168)가 일정 높이로 채워지게 하는 공정이 진행되며, 이때 솔더(168)는 상부 패키지 적층을 위하여 몰딩 컴파운드 수지(110)의 상면과 동일평면을 이루거나 더 돌출되게 채워지게 된다.
마지막으로, 상기 웨이퍼의 도금라인(170)은 소잉라인 역할까지 하도록 구비된 것이므로, 트렌치(160)의 끝단에서 웨이퍼 형상의 도금라인(170)으로 연장되는 수직레이어(162b)를 비롯하여, 그 위에 도금된 구리도금층(164) 및 솔더도금층(166)을 통상의 소잉공정을 통하여 제거하는 단계가 진행된다.
이와 같이, 본 발명의 다른 실시예에 따르면, 몰딩 컴파운드 수지(110)의 상면에 관통 몰드 비아(130)로부터 일정 위치까지 트렌치(160)를 형성하고, 트렌치(160)내에 도금 공정을 위한 시드레이어(162)와 도전성이 좋은 구리도금층(164)과 구리 산화 방지를 위한 솔더도금층(166)이 차례로 적층 도금된 후, 그 위에 리플로우 공정에 의한 솔더(168)를 형성시킨 새로운 구조의 상부 재배선(140)을 형성해줌으로써, 기존에 복잡하고 비용이 많이 소요되던 포토리소그래피 공정을 이용한 제조 방법과 달리, 전체적인 공정수를 크게 단축시키는 동시에 제조비용을 절감할 수 있다.
한편, 상기와 같이 제조된 본 발명의 반도체 장치 위에 다른 상부 패키지가 적층될 수 있다.
즉, 상기 트렌치(160)의 도전성 금속 위에 채워지는 솔더(168) 위에 상부 패키지(미도시됨)의 입출력단자가 융착됨으로써, 본 발명의 반도체 장치 위에 또 다른 형태의 반도체 패키지가 적층 구성될 수 있고, 물론 솔더(168) 자체를 마더보드와 같은 기판에 융착시켜 본 발명의 반도체 장치를 마더보드에 용이하게 탑재시킬 수 있다.
100 : 반도체 칩 102 : 본딩패드
110 : 몰딩 컴파운드 수지 120 : 하부 재배선
130 : 관통 몰드 비아 132 : 비아홀
134 : 도전성 금속물질 140 : 상부 재배선
142 : 제1패시베이션 막 144 : 제2패시베이션 막
146 : 언더 범프 메탈 150 : 입출력단자
160 : 트렌치 162 : 시드레이어
162a : 수평레이어 162b : 수직레이어
164 : 구리도금층 166 : 솔더도금층
168 : 솔더 170 : 도금라인
110 : 몰딩 컴파운드 수지 120 : 하부 재배선
130 : 관통 몰드 비아 132 : 비아홀
134 : 도전성 금속물질 140 : 상부 재배선
142 : 제1패시베이션 막 144 : 제2패시베이션 막
146 : 언더 범프 메탈 150 : 입출력단자
160 : 트렌치 162 : 시드레이어
162a : 수평레이어 162b : 수직레이어
164 : 구리도금층 166 : 솔더도금층
168 : 솔더 170 : 도금라인
Claims (10)
- 삭제
- 삭제
- 삭제
- 반도체 칩을 몰딩 컴파운드 수지로 봉지되게 몰딩하는 단계와, 반도체 칩의 본딩패드로부터 몰딩 컴파운드 수지의 저면 원하는 위치까지 하부 재배선을 형성하는 단계와, 몰딩 컴파운드 수지에 하부 재배선과 도전 가능하게 연결되는 관통 몰드 비아를 형성하는 단계를 포함하는 반도체 장치 제조 방법에 있어서,
상기 몰딩 컴파운드 수지의 상면으로 노출된 관통 몰드 비아의 상단면 및 이로부터 원하는 위치까지 트렌치를 패터닝하는 단계와;
상기 트렌치를 포함하는 몰딩 컴파운드 수지의 표면에 도금을 위한 시드레이어를 증착하는 단계와;
시드레이어의 표면에 걸쳐 전기도금에 의한 도전성 금속을 도금하는 단계와;
상기 트렌치의 내표면에만 도전성 금속을 남겨두고, 나머지 몰딩 컴파운드 수지 위의 시드레이어 및 도전성 금속을 제거하는 단계와;
트렌치의 도전성 금속 위에 리플로우 공정에 의한 솔더를 형성하는 단계;
트렌치의 도전성 금속 위에 채워지는 솔더 위에 상부 패키지의 입출력단자가 융착되는 패키지 적층 단계;
로 이루어진 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 4에 있어서,
상기 트렌치는 레이저 가공에 의하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 4에 있어서,
상기 시드레이어는 트렌치를 포함하는 몰딩 컴파운드 수지의 전체 표면에 걸쳐 증착되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 4에 있어서,
상기 시드레이어는 트렌치의 내표면에 증착되는 수평레이어와, 트렌치의 연장된 끝단에서 웨이퍼 형상의 도금라인으로 연장되는 수직레이어로 이루어진 T자형 면적으로 국한되어 증착되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 4에 있어서,
상기 시드레이어 위에 도금되는 도전성 금속은 도전성이 좋은 구리도금층과, 구리 산화 방지를 위한 솔더층이 차례로 적층된 것임을 특징으로 하는 반도체 장치 제조 방법.
- 삭제
- 청구항 4에 있어서,
상기 시드레이어의 수직레이어를 비롯하여 그 위에 도금되는 도전성 금속을 제거하기 위한 소잉 단계가 더 진행되는 것을 특징으로 하는 반도체 장치 제조 방법.
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