CN109309073B - 封装结构及其形成方法 - Google Patents

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Abstract

本揭露实施例提供一种封装结构及其形成方法。封装结构包括管芯、封装体以及重布线路结构。封装体位于管芯的侧边。重布线路结构与管芯电性连接。重布线路结构包括第一介电层以及第一重布线路层。第一介电层位于封装体及管芯上。第一重布线路层嵌入于第一介电层中，其包括种子层及导体层。种子层环绕导体层的侧壁，并位于导体层及第一介电层之间。

Description

封装结构及其形成方法
技术领域
本揭露实施例涉及一种封装结构。
背景技术
随着各种电子元件(例如是晶体管、二极管、电阻、电容等)的集成度持续地增加，半导体工业经历了快速成长。大体而言，集成度的增加是来自于最小特征尺寸(featuresize)不断地缩减，以允许更多的较小元件整合到一给定区域内。较小的电子元件需要面积比以往的封装更小的较小封装。半导体元件的其中一部分较小型的封装包括有四面扁平封装(quad flat packages，QFPs)、引脚阵列(pin grid array，PGA)封装、球阵列(ball gridarray，BGA)封装等等。
目前，整合扇出型封装由于其紧密度而趋于热门，在整合扇出型封装中，重配置线路结构的形成在封装过程中扮演着重要的角色。
发明内容
本揭露实施例提供一种封装结构。封装结构包括管芯，封装体以及重布线路结构。封装体位于管芯的侧边。重布线路结构与管芯电性连接。重布线路结构包括第一介电层以及第一重布线路层。第一介电层位于封装体及管芯上。第一重布线路层嵌入于第一介电层中，其包括种子层及导体层。种子层环绕导体层的侧壁，并位于导体层及第一介电层之间。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1绘示形成重布线路结构之前的结构剖面示意图。
图2A至图2I为根据本揭露第一实施例的封装结构的制造方法的剖面示意图。
图3A至图3K为根据本揭露第二实施例的封装结构的制造方法的剖面示意图。
图4A至图4I为根据本揭露第三实施例的封装结构的制造方法的剖面示意图。
图5A至图5K为根据本揭露第四实施例的封装结构的制造方法的剖面示意图。
图6为根据本揭露一些实施例的封装结构的重布线路结构的俯视图。
图7A至图7D为图2C所绘示之结构以不同方式形成的剖面示意图。
图8为根据本揭露一些实施例的封装结构的制造流程图。
图9为根据本揭露一些实施例的包含两个并排管芯的封装结构的一个示例的剖面示意图。
附图标号说明
10：载板
11：黏胶层
12、15、26、37、126、137：介电层
13：黏着层
14、71：衬底
16：集成电路元件
17：金属内连线结构
18：接触垫
19、20、41：钝化层
21：接点
22、46、49：开口
23、77：封装体
24：穿孔
25、72：管芯
27a：第一表面
27b：第二表面
28a：第一侧壁
28b：第二侧壁
28a1、28b1：侧壁
29：沟渠
30：结构
33：介层孔
34、34a：种子层
35、35a、135、135a：导体层
36、38：重布线路层
36a、38a：介层窗
36b、38b：线路
40、140：重布线路结构
42：窗
43：导电层
44、76：接件
45：掩模层
48a：第一线段
48b：第二线段
50a、50b、50c、50d、50e、70：封装结构
60、62：顶面
73：打线
74、75：接垫
78：底胶层
79：凹槽
126a、137a：第一介电材料层
126b、137b：第二介电材料层
θ1、θ2、α：夹角
β1：第一顶角
β2：第二顶角
O：第一部分
T：第二部分
d1：深度
D：直径
H1、H2：距离
L：宽度
S：间距
具体实施方式
以下揭露内容提供用于实施所提供的目标之不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本揭露为目的。当然，这些仅仅为实例而非用以限制。举例来说，于以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且亦可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本揭露在各种实例中可使用相同的元件符号及/或字母来指代相同或类似的部件。元件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例及/或配置本身之间的关系。
另外，为了易于描述附图中所绘示的一个构件或特征与另一元件或特征的关系，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及类似用语的空间相对用语。除了附图中所绘示的定向之外，所述空间相对用语意欲涵盖元件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对用语相应地作出解释。
此处所揭露的实施例是采用具体用语来揭露。其他实施例考虑到其他应用，此领域具有通常知识者在阅读本揭露内容之后已经可以轻易地联想到其他应用。值得注意的是，此处所揭露的实施例并无必要说明所有出现于结构中的元件或特征。举例而言，单个元件的复数型态可能于图式中省略，例如单个元件的说明将足以传达多个实施例中的不同样态。此外，此处所讨论的方法实施例可依照特定的顺序进行；然而，其他方法实施例亦可依照任何一种符合逻辑的顺序进行。
以下揭露还可包括其他特征及工艺。举例来说，可包括测试结构以说明进行三维(3D)封装或三维集成电路(3DIC)装置的验证测试。测试结构可包括例如形成于重布线路层中或衬底上的测试垫，所述测试垫能够测试3D封装或3DIC、使用探针(probe)及/或探针卡(probe card)等。可对中间结构及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包含对已知良好管芯的中间验证的测试方法一起使用，以提高产量(yield)及降低成本。
图1绘示形成重布线路层结构之前的结构剖面示意图。
请参照图1，提供结构30。在一些实施例中，结构30包括管芯(die)25、多个集成扇出型穿孔(through integrated fan-out vias，TIV)(简称穿孔)24以及封装体23。管芯25例如是从晶片上切割下来的多个管芯其中之一。管芯25例如是专用集成电路(application-specific integrated circuit，ASIC)芯片、模拟芯片(analog chip)、传感芯片(sensor chip)、无线射频芯片(wireless and radio frequency chips)、电压调节器芯片(voltage regulator chip)或存储芯片(memory chip)。在一些实施例中，管芯25包括衬底14、集成电路元件(integrated circuit devices)16、金属内连线结构17、介电层15、接触垫(pad)18、钝化层19、接点(connector)21以及钝化层20。
衬底14为半导体衬底，例如是硅衬底。衬底14例如是块状硅衬底、掺杂硅衬底、未掺杂硅衬底或绝缘体上覆硅(silicon-on-insulator,SOI)衬底。掺杂硅衬底的掺质可为N型掺质、P型掺质或其组合。衬底14也可由其他半导体材料形成，其他半导体材料包括硅化锗、碳化硅、砷化镓或其相似物，但不限于此。衬底14包括主动区域与隔离结构(未绘示)。集成电路元件16形成于衬底14的主动区域中。集成电路元件16例如是晶体管、电容器、电阻器、二极管、光电二极管、熔断器(fuse)等元件或者其他类似的元件。
介电层15与金属内连线结构17形成于集成电路元件16上方。金属内连线结构17设置于介电层15中，且电性连接不同的集成电路元件16，并形成功能电路。在一些实施例中，介电层15包括内层介电层(inter-layer dielectric layer，ILD)与一个或多个金属间介电层(inter-metal dielectric layer，IMD)。在一些实施例中，金属内连线结构17包括多层导线以及插塞。导线及插塞包括导体材料。插塞包括接触窗以及介层窗。接触窗位于内层介电层中，连接金属导线与集成电路元件16。介层窗位于金属间介电层中，连接不同层的金属导线。
接触垫18形成于金属内连线结构17上。接触垫18与金属内连线结构17电性连接，以作为集成电路元件16的外部连接点。接触垫18的材料包括金属或金属合金，例如是铜、铝、镍及其合金。
钝化层19形成于衬底14上并覆盖部分接触垫18。钝化层19可为单层或多层结构。钝化层19包括绝缘材料，例如是氧化硅、氮化硅、聚合物或其组合。聚合物例如是聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene，BCB)、其组合或类似物。钝化层19具有开口22，裸露出部分接触垫18。钝化层19的形成方法例如是利用旋涂法、层压法或化学气相沉积法等合适的工艺在衬底14上形成钝化材料层。之后，再利用光刻与蚀刻的方式将钝化材料层图案化，以形成开口22。
接点21形成于开口22所裸露出的接触垫18上，并与接触垫18电性连接。接点21通过接触垫18以及金属内连线结构17与集成电路元件16电性连接。接点21包括锡凸块、金凸块、铜凸块、铜柱(copper posts)或类似物。用语「铜柱」表示铜突起物、铜柱状物、厚的铜垫及/或含铜突起物。全文中，用语「铜」意欲包括实质上纯的元素铜、含有无法避免杂质的铜以及含有少量元素的铜合金。所述少量元素例如为钛(tantalum)、铟(indium)、锡(tin)、锌(zinc)、锰(manganese)、铬(chromium)钛(titanium)、锗(germanium)、锶(strontium)、铂(platinum)、镁(magnesium)、铝(aluminum)或锆(zirconium)等等。接点21形成的方法例如是物理气相沉积法或是电镀法。
钝化层20形成于钝化层19上，并位于接点21侧边，覆盖接点21的侧壁。钝化层20可为单层或多层结构，其材料包括绝缘材料，例如是氧化硅、氮化硅、聚合物或其组合。聚合物例如是光敏聚苯恶唑、聚亚酰氨、苯环丁烯、其组合或类似物。钝化层20的形成方法例如是利用旋涂法、层压法、沉积法或类似方法等合适的工艺在衬底14上形成钝化材料层，之后，利用例如是化学机械研磨法等平坦化工艺将钝化材料层平坦化。在一些实施例中，钝化层20的表面与接点21的表面大致齐平。
在一些实施例中，黏着层13形成于管芯25的背侧(即远离接点21的一侧)。黏着层13包括管芯贴附膜(die attach film，DAF)、银胶(silver paste)或类似物。
将具有黏着层13的管芯25放置于载板10上。在一些实施例中，有一个管芯25被放置于载板10上(如图1所示)。在另一些实施例中，有两个(如图9所示)或更多管芯25被并排放置于载板10上。载板10上具有黏胶层11以及介电层12。管芯25背侧的黏着层13贴附于载板10上方的介电层12上。载板10可为空白玻璃(blank glass)载板、空白陶瓷(blankceramic)载板或类似物。黏胶层11可由黏着剂所形成，例如紫外线(UV)胶、光热转换(Light-to-Heat Conversion，LTHC)胶、或类似物，或其他类型的黏着剂。在一些实施例中，黏胶层11可于光热作用下分解，从而使载板10从结构30上脱离。
介电层12位于黏胶层11上。在一些实施例中，介电层12为聚合物层。聚合物例如是聚酰亚胺、聚苯并恶唑、苯并环丁烯、味之素堆积膜(Ajinomoto Buildup film，ABF)、阻焊膜(Solder Resist，SR)膜、或类似物。介电层12由适当的工艺所形成，例如旋涂法、层压法、沉积法或类似方法。
接着，在载板10的上方管芯25的侧边形成多个穿孔24。在一些实施例中，穿孔24形成于介电层12上。穿孔24包括铜、镍、锡或其合金或类似物。在一些实施例中，穿孔24更包括阻挡层(barrier layer)(未绘示)，以避免金属扩散。穿孔24的示例性形成方法包括于载板10上方形成光刻胶层(例如干膜抗蚀剂)。接着，于光刻胶层中形成开口。然后，以电镀方式于开口中形成穿孔24。继之，将光刻胶层剥除。在一些实施例中，穿孔24的顶面与接点21的顶面大致齐平。
接着，在载板10上方形成封装体23(encapsulant)，以囊封(encapsulate)管芯25与穿孔24的侧面。在一些实施例中，封装体23包括模塑料(molding compound)、模塑底部填充料(molding underfill)、树脂(例如环氧树脂)其组合或类似物。在一些实施例中，封装体23包括光敏材料，例如聚苯并恶唑、聚酰亚胺、苯环丁烯、其组合或类似物，其可使用曝光显影而图案化。在替代性实施例中，封装体23包括氮化物(如氮化硅)、氧化物(如氧化硅)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、其组合或类似物。封装体23的形成方法例如是先通过旋涂法、层压法、沉积法或类似方法在载板10上形成封装体材料层，封装体材料层囊封管芯25及穿孔24的侧面及顶面。之后，再利用研磨或抛光工艺移除部分封装体材料层，使得接点21以及穿孔24的顶面裸露出来。
图2A至图2I为根据本揭露第一实施例的封装结构的制造方法的剖面示意图。再者，图2A至图2G为根据第一实施例在结构30上形成重布线路结构的制造方法的剖面示意图。为简要起见，图2A至图2G中并未详细绘示图1中结构30的细部构件，仅绘示用于后续封装工艺的接点21。
请参照图2A，在结构30上形成介电层26。换言之，介电层26形成于图1所示的管芯25与封装体23上。介电层26可为单层或多层结构。介电层26的材料包括无机介电材料、有机介电材料或其组合。无机介电材料例如是氧化硅、氮化硅、氮氧化硅或其组合。有机介电材料包括聚合物。在一些实施例中，介电层26为聚合物层。聚合物包括光敏材料(photosensitive material)、非光敏材料(non-photosensitive material)或其组合。在一些实施例中，光敏材料包括光敏聚苯恶唑、聚亚酰氨、苯环丁烯、正性光刻胶、负性光刻胶、上述之组合及/或其类似物等材料。非光敏材料包括味之素堆积膜。介电层26形成的方法包括化学气相沉积法、旋涂法或层压法(lamination)。在一些实施例中，介电层26的厚度范围为2μm至6μm。
请参照图2B，移除部分介电层26，以在介电层26的上部中形成沟渠29，亦即，沟渠29自介电层26的顶面往下形成。在一些实施例中，被移除的介电层26的厚度范围为1μm至3μm。也就是说，沟渠29的深度d1的范围为1μm至3μm。在一些介电层26为光敏聚合物材料的实施例中，移除的方式包括曝光与显影工艺或者利用激光光束照射。在另一些介电层26为无机介电材料或者非光敏聚合物材料的实施例中，移除的方式包括光刻与蚀刻工艺。所移除的介电层26的厚度，亦即沟渠29的深度d1可通过调整相关移除工艺的工艺条件来进行控制。
请参照图2C，移除部分介电层26，以在介电层26中形成介层孔33。移除的方式可以与上述形成沟渠29时移除介电层26的方式相同或不同。在一些介电层26为光敏聚合物材料的实施例中，移除的方式包括曝光与显影工艺或者利用激光光束照射。在另一些介电层26为无机介电材料或者非光敏聚合物材料的实施例中，移除的方式包括光刻与蚀刻工艺。
介层孔33穿过介电层26，裸露出管芯25的部分接点21。再者，在一些实施例中，介层孔33位于沟渠29的末端，并与沟渠29空间连通。换言之，介层孔33与沟渠29形成凹槽79。凹槽79位于介电层26中，裸露出管芯25的部分接点21。
图7A至图7D为图2C所绘示之结构以不同方式形成的剖面示意图。
在图7A、图7B、图7C以及图7D中，两条虚线之间的区域为预定形成介层孔33之处。位于虚线之间的介电层26即为形成介层孔33时被移除的部分介电层26。请参照图7A，在一些实施例中，只移除位于沟渠29一侧的末端下方的部分介电层26，使介层孔33的边缘与沟渠29的一侧的末端切齐。请参照图7B，在另一些实施例中，只移除位于沟渠29一侧的末端下方的部分介电层26，并使介层孔33的边缘在沟渠29的一侧的末端的边缘之内。请参照图7C，在另一些实施例中，只移除邻近于沟渠29一侧的末端的部分介电层26，使介层孔33的边缘在沟渠29的一侧的末端的边缘之内。请参照图7D，在又一些实施例中，不仅移除位于沟渠29一侧的末端下方的部分介电层26，还移除邻近沟渠29该侧末端的部分介电层26，使沟渠29的一侧的末端的边缘在介层孔33的边缘内。
请继续参照图2C，已形成沟渠29与介层孔33的介电层26具有第一表面27a、第二表面27b、第一侧壁28a以及第二侧壁28b、第一顶角β1以及第二顶角β2。第一表面27a为沟渠29的底面，其低于第二表面27b。第二表面27b为介电层26的顶面。第一侧壁28a与第二侧壁28b即为介层孔33的两侧壁。介电层26的第一侧壁28a与第一表面27a相连，并夹第一顶角β1。介电层26的第二侧壁28b与第二表面27b相连，并夹第二顶角β2。
请继续参照图2C以及图7A至图7D，在一些实施例中，介层孔33的剖面呈梯形或多边形。也就是说，第一侧壁28a与第二侧壁28b可以分别具有单一斜率，如图7A、图7C与图7D所示。在另一些实施例中，第一侧壁28a具有单一斜率，第二侧壁28b具有非单一斜率，例如是二个或更多个斜率，如图7B所示。在一些实施例中，第一侧壁28a与介电层26的底面具有夹角θ1；第二侧壁28b与介电层26的底面具有夹角θ2。夹角θ1与夹角θ2可相同或不同。夹角θ1与夹角θ2可通过介电层26使用不同的材料以及控制相关移除工艺条件而进行调节。在一些实施例中，夹角θ1与夹角θ2分别在45°以上。在一些示范实施例中，夹角θ1与夹角θ2的范围分别为85°至90°。
请参照图2D，在介电层26上形成种子层34。在一些实施例中，种子层34为共形(conformal)种子层。种子层34例如是铜种子层或其他金属种子层。其形成的方法包括化学气相沉积法或物理气相沉积法。物理气相沉积法例如是溅镀。种子层34覆盖介电层26的表面，并填入沟渠29以及介层孔33中，覆盖沟渠29以及介层孔33的底面与侧壁。种子层34在介层孔33的底面与接点21接触并电性连接。在一些实施例中，在形成种子层34之前，还包括在介电层26上形成阻挡层。阻挡层的材料包括金属、金属氮化物或其组合。阻挡层的材料例如是钛、氮化钛、氮化钽或其组合。阻挡层形成的方法例如是化学气相沉积法或物理气相沉积法。
请参照图2E，以例如是电镀的方式在种子层34上形成导体层35。导体层35覆盖种子层34，并填入沟渠29以及介层孔33中。导体层35例如是铜或者其他合适的金属。
请参照图2F，以平坦化工艺移除位于介电层26第二表面27b上的导体层35以及种子层34，以使介电层26的第二表面27b裸露出来，并在沟渠29以及介层孔33中留下导体层35a以及种子层34a。在一些实施例中，介电层26的第二表面27b完全裸露出来。在一些实施例中，导体层35a的顶面、种子层34a的顶面以及介电层26的第二表面27b大致齐平而共平面。平坦化的方法例如是化学机械研磨法、蚀刻法或其组合。
请继续参照图2F，导体层35a与种子层34a形成重布线路层36。种子层34a环绕导体层35a的侧壁与底部，并位于导体层35a与介电层26之间。换言之，位于介层孔33中的导体层35a与种子层34a共同构成介层窗36a；位于沟渠29中的导体层35a与种子层34a共同构成线路(trace)36b。介层窗36a与线路36b共同构成嵌入(embedded)于介电层26中的重布线路层(redistribution layer,RDL)36。线路36b嵌于介电层26的上部。介层窗36a位于线路36b的末端，与线路36b以及位于介层窗36a下方的接点21物理接触并电性连接。
请继续参照图2F，介电层26的第一表面27a以及第一顶角β1被重布线路层36覆盖。介电层26的第二表面27b以及第二顶角β2不会被重布线路层36覆盖，而裸露出来。换言之，在一些实施例中，重布线路层36的顶面60与介电层26的第二表面27b大致齐平而共平面。在另一些实施例中，重布线路层36的顶面60略低于介电层26的第二表面27b。
在一些实施例中，重布线路层36形成于介层孔33及沟渠29中，且介层窗36a的侧壁28a1与28b1分别具有单一斜率。在另一些实施例中，侧壁28a1具有单一斜率，侧壁28b1不具有单一斜率。重布线路层36的介层窗36a的侧壁28a1及28b1分别与介电层26的底面具有夹角θ1与夹角θ2。在一些实施例中，夹角θ1与θ2分别在45°以上。在一些示范实施例中，夹角θ1与θ2的范围分别为85°至90°。
在一些实施例中，重布线路层36与介电层26共同组成重布线路结构40。重布线路结构结构40可为单层或多层结构。
请参照图2G，在一些重布线路结构40为多层结构的实施例中，重布线路结构40包括多层堆叠的介电层26/37与嵌入各介电层26/37中的重布线路层36/38。在一些实施例中，介电层26的第二表面27b又称为介电层26与介电层37之间的界面27b。换言之，重布线路层36的顶面60与介电层26和介电层37之间的界面27b大致共平面。重布线路层36与重布线路层38彼此电性连接，且与管芯25的接点21电性连接。包括有多层结构的重布线路结构40的形成方法例如是，重复上述图2A至图2F的工艺，以在介电层26以及重布线路层36上形成介电层37与重布线路层38。重布线路层38嵌入于介电层37中。重布线路层38的结构特征与重布线路层36的结构特征大致相同。重布线路层38包括彼此电性连接的介层窗38a以及线路38b。介层窗38a穿过介电层37，与重布线路层36物理接触并电性连接，从而电性连接接点21。在一些实施例中，介电层26、重布线路层36、介电层37以及重布线路层38共同构成重布线路结构40。为简要起见，图2G仅绘示两层重布线路层36/38，但本揭露并不以此为限。在一些实施例中，重布线路结构40还包括位于重布线路层36与重布线路层38之间的一层或多层交替堆叠的嵌于介电层中的重布线路层。
请参照图2H，在重布线路结构40上形成钝化层41。钝化层41可为单层或多层结构，其材料为绝缘材料，例如是氧化硅、氮化硅、聚合物或其组合。聚合物可以是光敏材料、非光敏材料或其组合。聚合物例如是聚苯并恶唑、聚酰亚胺、苯并环丁烯或其组合。钝化层41的形成方法例如是化学气相沉积法、旋涂法或其组合。接着，在钝化层41中形成窗42。窗42裸露出重布线路结构40的部分重布线路层38。在一些实施例中，窗42的形成方法包括曝光与显影工艺。在另一些实施例中，窗42的形成方法包括光刻与蚀刻工艺。
请继续参照图2H，在一些实施例中，在窗42裸露出的重布线路层38上形成导电层43。导电层43可又称为球下金属层(under-ball metallurgy,UBM)。在一些实施例中，导电层43覆盖窗42的侧壁与底部并延伸至钝化层41上方，以覆盖钝化层41的顶角。导电层43的材料包括金属或金属合金。导电层43例如是铜、锡,其合金或其组合。导电层43的形成方法例如是物理气相沉积法或电镀法。导电层43通过重布线路结构40与管芯25的接点21电性连接。
之后，将接件(或称导电球)44置于导电层43上。接件44的材料包括铜、铝、无铅合金(例如金、锡、银或铜合金)或铅合金(例如是铅锡合金)。在一些实施例中，接件44是通过植球工艺(ball mounting process)而置于在导电层43上。接件44通过导电层43以及重布线路结构40与接点21电性连接。
请参照图2G与图2H，至此，本揭露第一实施例的封装结构50a即已完成。封装结构50a设置于载板10上方。封装结构50a包括管芯25、封装体23、穿孔24、重布线路结构40以及接件44。接件44通过重布线路结构40与管芯25的接点21以及位于封装体23中的穿孔24电性连接。重布线路结构40投影至载板10顶面的面积大于管芯25投影至载板10顶面的面积。
重布线路结构40位于封装体23及管芯25上。在一些实施例中，重布线路结构40包括嵌于介电层26中的重布线路层36以及嵌于介电层37中的重布线路层38。重布线路层36包括介层窗36a与线路36b。重布线路层38包括介层窗38a与线路38b。重布线路层38与重布线路层36结构特征大致相同。在重布线路层36中，线路36b嵌于介电层26的上部中；介层窗36a嵌于介电层26中，位于线路36b的末端，并与管芯25的接点21接触并电性连接。在一些实施例中，介层窗36a和线路36b的顶面60与介电层26的第二表面27b大致齐平而共平面。介层窗36a/38a的上方未形成与其连接的介层窗接垫(via pad)。换言之，介层窗36a的顶面以及线路36b的顶面即为重布线路层36的顶面60。介层窗38a的顶面以及线路38b的顶面即为重布线路层38的顶面62。重布线路层36的顶面60与介电层26的第二表面27b大致齐平而共平面。重布线路层38的顶面62与介电层37的顶面大致齐平而共平面。在另一些实施例中，重布线路层36的顶面60略低于介电层26的第二表面27b。重布线路层38的顶面62略低于介电层37的顶面。
请参照图2H至图2I，将具有接件44以及重布线路结构40的封装结构50a翻转，将黏胶层11于光热作用下分解，而使载板10从封装结构50a中脱离。在一些实施例中，封装结构50a可进一步与其他封装结构连接。在一些实施例中，载板10脱离之后，例如是通过激光钻孔工艺在介电层12中形成一个或多个开口49。开口49穿过介电层12，裸露出部分穿孔24。在一些实施例中，封装结构50a可进一步电耦合至封装结构70，以形成叠层封装元件(package-on-package device，POP device)，但本发明并不以此为限。
请参照图2I，在一些实施例中，封装结构70具有衬底71以及装设于衬底71的一表面(例如，顶表面)上的管芯72。打线(bonding wires)73可用于提供管芯72与位于衬底71相同顶表面的接垫(例如是连接垫)74之间的电性连接。穿孔(未绘示)可用于提供接垫74与位于衬底71相对表面(例如，底表面)的接垫(例如是连接垫)75之间的电性连接。接件(connector)76连接接垫75，并填入开口49中，以与封装结构50a的穿孔24电性连接。在上述构件上方形成封装体77，以保护上述构件免于环境以及外部污染。在一些实施例中，底胶层(underfill layer)78形成填充于封装结构50a与封装结构70之间。
图3A至图3K为根据本揭露第二实施例的封装结构的制造方法的剖面示意图。本实施例与第一实施例的差异在于，本实施例在形成种子层34之后，及形成导体层135之前，还包括在种子层34上形成掩模层45。详细说明如下。
请参照图3A至图3D，依照第一实施例图2A至图2D的步骤，在结构30上形成介电层26，并在介电层26中形成沟渠29与介层孔33，之后，在介电层26上形成种子层34。图3A至图3D各个构件的材料与形成方法以及结构特征均与第一实施例大致相同，在此不再赘述。
请参照图3E，在种子层34上形成掩模层45。掩模层45具有开口46。在一些实施例中，开口46暴露出位于沟渠29与介层孔33中的种子层34。在另一些实施例中，开口46暴露出位于沟渠29与介层孔33中的种子层34以及位于介电层26第二表面27b上的种子层34。掩模层45的材料例如是光刻胶，其形成的方法例如是先在种子层34上形成掩模材料层，之后再进行曝光与显影工艺。
请参照图3F及图3G，以例如是电镀的方式在开口46裸露出的种子层34上形成导体层135。导体层135填入沟渠29以及介层孔33，并覆盖种子层34的顶角。导体层135例如是铜或者其他合适的金属。之后移除掩模层45，以使得介电层26的第二表面27b上方未被导体层135覆盖的种子层34裸露出来。
请参照图3G及图3H，在一些实施例中，移除位于介电层26第二表面27b上的导体层135以及种子层34，以使介电层26的第二表面27b裸露出来，并在沟渠29以及介层孔33中留下导体层135a以及种子层34a。在一些示范性实施例中，介电层26的第二表面27b完全裸露出来。在一些示范性实施例中，导体层135a的顶面、种子层34a的顶面以及介电层26的第二表面27b大致齐平而共平面。种子层34a环绕导体层135a的侧壁与底部，且位于导体层135a与介电层26之间。移除的方式包括平坦化工艺(例如是化学机械研磨法)、蚀刻工艺或其组合。在一些实施例中，移除的方式包括先以导体层135为掩模，以蚀刻的方式移除未被导体层135覆盖的种子层34，接着再通过平坦化工艺(例如是化学机械研磨法)移除介电层26的第二表面27b上的导体层135以及种子层34。在另一些实施例中，位于介电层26第二表面27b上的导体层135与种子层34均通过平坦化工艺(例如是化学机械研磨法)移除。
在此实施例中，由于导体层135仅覆盖在极少部份介电层26的第二表面27b上，并未完全覆盖介电层26的第二表面27b。因此可减少移除导体层135时化学机械研磨工艺的时间与成本。
请参照图3H，位于介层孔33中的导体层135a与种子层34a共同构成介层窗36a。位于沟渠29中的导体层135a与种子层34a共同构成线路(trace)36b。介层窗36a与线路36b共同构成嵌入于介电层26中的重布线路层36。重布线路层36与介电层26的结构特征与第一实施例中大致相同，于此不再赘述。
在另一些实施例中，以导体层135为掩模，以蚀刻的方式移除未被导体层135覆盖的种子层34，以使介电层26的部分第二表面27b裸露出来。导体层135未被移除，而留在介电层26的另一部分第二表面27b上，且填入沟渠29及介层孔33中(未绘示)。
请参照图3I及图3J，与第一实施例相似，重复图3A至图3H的工艺，在介电层26与重布线路层36上形成介电层37与重布线路层38。在一些实施例中，介电层26、重布线路层36、介电层37以及重布线路层38共同构成重布线路结构40。接着可依照与第一实施例相同的工艺，在重布线路结构40上形成钝化层41，并于钝化层41中形成窗42。接着形成导电层43以及接件44。接件44通过导电层43及重布线路结构40与接点21电性连接。
请参照图3J，本揭露第二实施例的封装结构50b即已完成，本实施例的封装结构50b其与第一实施例的封装结构50a的结构特征大致相同，于此不再赘述。
请参照图3J至图3K，分解黏胶层11，以使载板10从封装结构50b中脱离。在一些实施例中，载板10脱离之后，在介电层12中形成一个或多个开口49。封装结构50b可通过接件76进一步连接至封装结构70，以形成叠层封装元件。在一些实施例中，形成底胶层78，填充于封装结构50b与封装结构70之间。封装结构70的结构特征及其与封装结构50b之间的连接方式与第一实施例中相似，于此不再赘述。
图4A至图4I为根据本揭露第三实施例的封装结构的制造方法的剖面示意图。本实施例与第一/第二实施例的差异在于本实施例的介电层126具有两层结构，其包括第一介电材料层126a与第二介电材料层126b，与第一/第二实施例中介电层26为单层结构不同。详细说明如下。
请参照图4A，在结构30上形成介电层126。换言之，介电层126形成于图1所示的管芯25与封装体23上。介电层126的材料与形成方法与第一及第二实施例中介电层26的材料与形成方法相同。与前述实施例不同的是，介电层126为两层结构，其包括依序形成在结构30上的第一介电材料层126a与第二介电材料层126b。第一介电材料层126a与第二介电材料层126b的材料不同。在一些实施例中，第一介电材料层126a与第二介电材料层126b分别为不同的有机介电材料。在一些实施例中，第一介电材料层126a与第二介电材料层126b分别为聚合物层。在一些示范实施例中，第一介电材料层126a与第二介电材料层126b均为光敏材料。在另一些示范实施例中，第一介电材料层126a与第二介电材料层126b其中之一为正性光刻胶，其中之另一为负性光刻胶。另一些示范实施例中，第一介电材料层126a与第二介电材料层126b为感光波长不同的光刻胶(光敏材料)。在又一些示范实施例中，第一介电材料层126a与第二介电材料层126b其中之一为光敏材料，其中之另一为非光敏材料。在另一些替代性实施例中，第一介电材料层126a与第二介电材料层126b分别为不同的无机介电材料。在一些实施例中，第一介电层126a与第二介电材料层126b的厚度范围分别1μm至3μm。第一介电材料层126a与第二介电材料层126b的厚度可相同或不同。
请参照图4B，以第一介电材料层126a作为停止层，移除部分第二介电材料层126b，以在第二介电材料层126b中形成沟渠29，亦即，沟渠29自介电层126的顶面往下形成。在一些实施例中，沟渠29的深度d1与第二介电材料层126b的厚度大致相同。换言之，沟渠29裸露出部分第一介电材料层126a。在一些第二介电材料层126b为光敏聚合物材料的实施例中，移除的方式包括曝光与显影工艺或者利用激光光束照射。在另一些第二介电材料层126b为无机介电材料或者非光敏聚合物材料的实施例中，移除的方式包括光刻与蚀刻工艺或利用激光光束照射，且第一介电材料层126a可作为停止层。光刻与蚀刻工艺包括在第二介电材料层126b上形成图案化的光刻胶(未绘示)，以图案化的光刻胶作为掩模，并以第一介电材料层126a作为蚀刻停止层，对第二介电材料层126b进行蚀刻工艺。
请参照图4C，移除部分第二介电材料层126b与部分第一介电材料层126a，以在介电层126中形成介层孔33。在一些第一介电材料层126a与第二介电材料层126b其中之一为正性光刻胶，其中之另一为负性光刻胶的实施例中，以及第一介电材料层126a与第二介电材料层126b为感光波长不同的光敏材料的实施例中，移除的方法包括两次工艺条件不同的曝光与显影工艺或者激光光束照射。在第二介电材料层126b为光敏材料，第一介电材料层126a为非光敏材料的实施例中，可以进行一次曝光与显影工艺将部分第二介电材料层126b移除之后，对第一介电材料层126a进行蚀刻工艺。或者，利用激光光束照射来移除部分的第二介电材料层126b与第一介电材料层126a。在一些第一介电材料层126a与第二介电材料层126b分别为不同的无机介电材料的实施例中，可以对第二介电材料层126b进行一次光刻工艺与一次蚀刻工艺之后，再对第一介电材料层126a进行另一蚀刻工艺。介层孔33穿过介电层126的第二介电材料层126b与第一介电材料层126a，裸露出管芯25的部分接点21。再者，介层孔33位于沟渠29的末端，并与沟渠29连通。
请继续参照图4C，已形成沟渠29与介层孔33的介电层126具有第一表面27a、第二表面27b、第一侧壁28a以及第二侧壁28b、第一顶角β1以及第二顶角β2。介层孔33与沟渠29以及介电层126的结构特征与第一/第二实施例中相同。差异在于介电层126为两层结构。换言之，第一表面27a为沟渠29的底面，其为第一介电材料层126a的顶面。第二表面27b为第二介电材料层126b的顶面。第一侧壁28a与第二侧壁28b即为介层孔33的两侧壁。第一侧壁28a由第一介电材料层126a构成；第二侧壁28b由第一介电材料层126a与第二介电材料层126b共同构成。介电层126的第一侧壁28a与第一表面27a相连，并夹第一顶角β1。介电层126的第二侧壁28b与第二表面27b相连，并夹第二顶角β2。换言之，介电层126的第一顶角β1为第一介电材料层126a的顶角。介电层126的第二顶角β2为第二介电材料层126b的顶角。
请参照图4D至图4F，与第一实施例相似，在介电层126上形成种子层34。在一些实施例中，种子层34为共形种子层。接着在种子层34上形成导体层35。之后，移除位于介电层126第二表面27b上的导体层35以及种子层34，以使介电层126的第二表面27b，亦即第二介电材料层126b的顶面裸露出来，并在沟渠29以及介层孔33中留下导体层35a以及种子层34a。在一些实施例中，介电层126的第二表面27b完全裸露出来。在一些实施例中，导体层35a的顶面、种子层34a的顶面以及介电层126的第二表面27b(亦即，第二介电材料层126b的顶面)大致齐平而共平面。种子层34a环绕导体层35a的侧壁与底部，并位于导体层35a与介电层126之间。
请参照图4F，与前述实施例相似，导体层35a与种子层34a共同构成重布线路层36。重布线路层36包括介层窗36a与线路36b。重布线路层36与介电层126的结构特征与前述实施例相同，于此不再赘述。
请参照图4G，在一些实施例中，可重复图4A至图4F的工艺，在介电层126以及重布线路层36上形成介电层137与重布线路层38。在一些实施例中，介电层137可包括两层结构，例如是第一介电材料层137a与第二介电材料层137b。介电层126、重布线路层36、介电层137以及重布线路层38共同构成重布线路结构140。
请参照图4G，在重布线路结构140上形成钝化层41，并在钝化层41中形成窗42。接着形成导电层43与接件44。接件44通过导电层43以及重布线路结构140与接点21电性连接。
请参照图4H，本揭露第三实施例的封装结构50c即已完成，封装结构50c的介电层126与介电层137分别为两层结构。除此之外，本实施例的封装结构50c与前述实施例的封装结构50a/50b的结构特征相同，在此不再赘述。
请参照图4H及图4I，分解黏胶层11，以使载板10从封装结构50c中脱离。在一些实施例中，载板10脱离之后，在介电层12中形成一个或多个开口49。封装结构50c可通过接件76进一步连接至封装结构70，以形成叠层封装元件。在一些实施例中，形成底胶层78，填充于封装结构50c与封装结构70之间。
在本实施例中，由于介电层126为两层结构，且第一介电材料层126a与第二介电材料层126b的材料不同，在形成沟渠29时，第一介电材料层126a可作为停止层。因此，沟渠29的底面，亦即，第一表面27a可相对更加平坦。
图5A至图5K为根据本揭露第四实施例的封装结构的制造方法的剖面示意图。本实施例与第三实施例类似，其与第三实施例的差异在于本实施例在形成种子层34之后，及形成导体层135之前，还包括在种子层34上形成掩模层45。详细说明如下。
图5A至图5D的工艺可以依照第三实施例中图4A至图4D的工艺进行。各工艺中所形成的各个构件的结构特征可与第三实施例者相同。在结构30上形成介电层126。介电层126包括第一介电材料层126a与第二介电材料层126b。接着在介电层126中形成沟渠29与介层孔33。之后在介电层126上形成种子层34。
请参照图5E及图5F，接着进行与第二实施例相同的工艺，在种子层34上形成掩模层45。掩模层45具有开口46。
请参照图5F及图5G，在掩模层45的开口46裸露出的种子层34上形成导体层135。之后移除掩模层45，以使得未被导体层135覆盖的种子层34裸露出来。
请参照图5G及图5H，在一些实施例中，移除位于介电层126第二表面27b(即第二介电材料层126b的顶面)上的导体层135以及种子层34，以使介电层126的第二表面27b，亦即第二介电材料层126b的顶面裸露出来，并在沟渠29以及介层孔33中留下导体层135a以及种子层34a。在一些实施例中，介电层126的第二表面27b完全裸露出来。在一些实施例中，导体层135a的顶面、种子层34a的顶面以及介电层126的第二表面27b大致齐平而共平面。
请参照图5H，导体层135a与种子层34a共同构成嵌入于介电层126中的重布线路层36。种子层34a环绕导体层135a的侧壁与底部，且位于导体层135a与介电层126之间。重布线路层36包括介层窗36a与线路36b。重布线路层36与介电层126的结构特征与前述实施例相同。
在另一些实施例中，以导体层135为掩模，以蚀刻的方式移除未被导体层135覆盖的种子层34，以使介电层126的部分第二表面27b裸露出来。导体层135未被移除，而留在介电层126的另一部分第二表面27b上，且填入沟渠29及介层孔33中(未绘示)。
请参照图5I，重复图5A至图5H的工艺，在介电层126以及重布线路层36上形成介电层137与重布线路层38。介电层137包括第一介电材料层137a与第二介电材料层137b。介电层126、重布线路层36、介电层137以及重布线路层38共同构成重布线路结构140。
请参照图5J，在重布线路结构140上形成钝化层41，并在钝化层41中形成窗42。接着形成导电层43与接件44。接件44通过导电层43及重布线路结构140与接点21电性连接。
请参照图5J，本揭露第四实施例的封装结构50d即已完成，封装结构50d与第三实施例的封装结构50c的结构特征大致相同，在此不再赘述。
请参照图5J及图5K，分解黏胶层11，以使载板10从封装结构50d中脱离。在一些实施例中，载板10脱离之后，在介电层12中形成一个或多个开口49。封装结构50d可通过接件76进一步连接至封装结构70，以形成叠层封装元件。在一些实施例中，形成底胶层78，填充于封装结构50d与封装结构70之间。
在以上的第一实施例与第二实施例中，介电层37为单层结构。在其他的实施例中，介电层37亦可以是双层或是多层结构，如第三实施例与第四实施例之介电层137。同样地，在以上的第三实施例与第四实施例，介电层137为双层结构，在其他的实施例中，介电层137亦可以是单层结构，如第一实施例与第二实施例之介电层37。
图6为根据本揭露一些实施例的封装结构的重布线路结构的俯视图。为简要起见，图式中仅绘示位于重布线路结构40/140中的重布线路层36。
请参照图2F、图3H、图4F、图5H及图6，重布线路层36包括多个介层窗36a与多个线路36b。介层窗36a的顶面与线路36b的顶面形成重布线路层36的顶面60。在一些实施例中，介层窗36a的面积与介层孔33的面积相同。在一些实施例中，介层窗36a未凸出于介层孔33。在一些实施例中，介层窗36a位于线路36b的末端，与线路36b接触且电性连接。
在一些实施例中，介层窗36a在俯视图的剖面形状呈圆形、椭圆形、矩形、方形、多边形或其组合。线路36b包括曲折的或直的条状线段。在一些介层窗36a呈圆形的实施例中，重布线路层36的末端呈泪滴状，其末端包括彼此连接的第一部分O与第二部分T。第一部分O例如是呈半圆形的部分。第二部分T例如是呈锥形瓶形状的部分或是呈三角形的部分。第二部分T与线路36b连接。在一些实施例中，第二部分T的底宽大致等于第一部分O的直径D(即介层窗36a的直径D)。第二部分T的顶宽大致等于线路36b的宽度L。
在一些介层窗36a呈圆形的实施例中，介层窗36a的直径D的范围为10μm至15μm。线路36b的宽度L的范围为2μm至15μm。介层窗36a的直径D可大于、等于或小于线路36b的宽度L(如图6中放大图A、B及C所示)。介层窗36a的直径D与线路36b的宽度L的比例的范围例如是0.6至10。在一些介层窗36a的直径D小于线路36b的宽度L的示范实施例中，线路36b的宽度L例如是5μm，介层窗36a的直径D例如是介于3μm至5μm之间。在一些介层窗36a的直径D小于线路36b的宽度L的示范实施例中，介层窗36a的边缘至线路36b的边缘的距离H1与H2，例如是1μm，但本揭露并不以此为限，距离H1与H2可相同或不同。在一些介层窗36a的直径D大于线路36b的宽度L的替代性示范实施例中，线路36b的宽度L例如是2μm或5μm，介层窗36a的直径D例如是介于10μm至15μm之间。在一些实施例中，线路36b的宽度L与两条线路36b之间的间距S例如是，2μm与2μm，或5μm与5μm。
请继续参照图6，在一些实施例中，介层窗36a沿第一方向D1排列成多列，并沿第二方向D2排列成多行。也就是说，介层窗36a有序的排列成一个阵列。但本揭露并不以此为限，介层窗36a也可以是无序排列。在一些实施例中，线路36b为曲折的线路，并位于沿第二方向D2相邻两列介层窗36a之间。在一些实施例中，线路36b包括彼此相连的第一线段48a与第二线段48b。第一线段48a与介层窗36a相连。第二线段48b沿第一方向D1或第一方向D1的反方向延伸。第二线段48b与第一线段48a具有夹角α。在一些实施例中，夹角α可为钝角或锐角。多条线路36b的多条第二线段48b位于相邻两列介层窗36a之间。
图8为根据本揭露一些实施例的封装结构的制造流程图。请参照图8、图1、以及图2A至图5J，首先，在步骤S10中，在管芯25的侧边形成封装体23。接着在步骤S12中，在封装体23与管芯25上形成介电层26/126。介电层26/126可为单层结构或多层结构。在一些实施例中，介电层26为单层结构。在另一些实施例中，介电层126为双层结构，其包括第一介电材料层126a与第二介电材料层126b。在步骤S14中，自介电层26/126的顶面向下形成沟渠29。在步骤S16中，形成穿过介电层26/126的介层孔33。介层孔33与沟渠29空间连通，裸露出管芯25的接点21。接着在步骤S18中，在介层孔33的侧壁与底部、沟渠29的侧壁与底部以及介电层26/126上形成种子层34。之后，在步骤S20中，在种子层34上形成导体层35/135。在一些实施例中，在步骤S18与步骤S20之间，即在种子层34上形成导体层135之前，还包括在种子层34上形成具有开口46的掩模层45。之后，在步骤S20中，导体层135形成于掩模层45的开口46裸露出的种子层34上。之后移除掩模层45。接着在步骤S22中，移除介电层26/126上的部分导体层35/135与种子层34。在沟渠29及介层孔33中留下的导体层35a/135a与种子层34a形成重布线路层36。重布线路层36与介电层26/126形成重布线路结构40/140。
图9为根据本揭露一些实施例的包含两个并排管芯之封装结构的一个示例的剖面示意图。封装结构50e与封装结构50a/50b/50c/50d的差异在于，封装结构50e包括两个并排的管芯25。在一些实施例中，两个管芯25可为不同类型的管芯或者相同类型的管芯，其可为专用集成电路芯片、模拟芯片、传感芯片、无线射频芯片、电压调节器芯片或存储芯片。在另一些实施例中，两个管芯25为一个大管芯的具有不同功能的两个小的管芯分区。
两个管芯25的侧壁被封装体23囊封。两个管芯25通过重布线路结构40彼此电性耦合。重布线路结构40的形成方法及结构特征与前述实施例中重布线路结构40/140的形成方法及结构特征相似。介电层12与黏着层13可选择性的移除。在一些保留介电层12与黏着层13的实施例中，介电层12可连接至热界面材料(thermal interface material，TIM)。再者，在图9中，在两个管芯25的侧边没有形成穿孔，但穿孔可选择性地形成于两个管芯25的侧边(未绘示)。在另一些实施例中，类似于前述实施例，在两个管芯25的侧边形成穿孔(未绘示)，并保留介电层12与黏着层13。在介电层12中形成一个或多个开口，以裸露出部分穿孔，封装结构50e可进一步电耦合至其他封装结构，以形成叠层封装元件。
在以上的实施例中，重布线路结构40/140是设置于管芯25的正侧(背侧的对面)。但本发明并不以此为限，重布线路结构40/140也可以设置于管芯25的背侧，或者同时设置于管芯25的正侧与背侧。
综上所述，在本揭露的封装结构中，由于介层孔是形成于沟渠形成之后，且设置于沟渠的末端，并且位于介电层顶面上的导体层及种子层被移除而形成嵌入式的重布线路层，并且在重布线路层的介层窗上面没有形成介层窗接垫。因此，可以避免介层窗接垫未对准以及底切的问题。此外，重布线路层嵌入于介电层中，其顶面与介电层的顶面大致齐平。由于重布线路层的介层窗嵌入于介电层中，并且不会延伸至覆盖介电层的顶面，因此有效地减小了介层窗的尺寸。也就是说，当重布线路层的各介层窗之间的间距恒定时，由于本揭露的介层窗具有相对小的尺寸，可供线路穿过的空间增加，因此更多的线路可以穿过相邻的两个介层窗。
根据本发明的一些实施例，封装结构包括管芯、封装体以及重布线路结构。封装体位于管芯的侧边。重布线路结构与管芯电性连接。重布线路结构包括第一介电层以及第一重布线路层。第一介电层位于封装体及管芯上。第一重布线路层嵌入于第一介电层中，其包括种子层及导体层。种子层环绕导体层的侧壁，并位于导体层及第一介电层之间。
在上述封装结构中，种子层与导体层形成线路及介层窗。线路位于第一介电层的上部。介层窗穿过第一介电层，与线路及管芯电性接触。
在上述封装结构中，第一介电层包括第一介电材料层及第二介电材料层。第一介电材料层位于封装体及管芯上。第二介电材料层位于第一介电材料层上。线路嵌入于第二介电材料层中。介层窗穿过第二介电材料层及第一介电材料层。
在上述封装结构中，第一介电材料层与第二介电材料层的材料不同。
在上述封装结构中，第一介电材料层包括聚合物、无机介电材料或其组合。
在上述封装结构中，重布线路结构更包括嵌入于第二介电层中的第二重布线路层。第二重布线路层及第二介电层设置于第一重布线路层及第一介电层上。
在上述封装结构中，第一重布线路层的顶面与第一介电层及第二介电层之间的界面齐平。
在上述封装结构中，更包括钝化层及接件。钝化层位于重布线路结构上。接点位于钝化层上方，穿过钝化层，与重布线路结构接触。
根据本发明的一些实施例，封装结构的形成方法包括以下步骤。在管芯侧边形成封装体。形成重布线路结构，与管芯电性连接。形成重布线路结构包括以下步骤。在封装体及管芯上形成介电层。自介电层的顶面往下形成沟渠。形成介层孔，穿过介电层，其中介层孔与沟渠空间连通，裸露出管芯的接点。在介层孔的侧壁与底部、沟渠的侧壁与底部以及介电层上形成种子层。在种子层上形成导体层。移除位于介电层上的部分导体层及种子层，其中留在介层孔及沟渠中的导体层及种子层形成第一重布线路层。
在上述封装结构的形成方法中，更包括在形成导体层之前，在种子层上形成掩模层。掩模层具有开口，裸露出位于介层孔及沟渠中的种子层。在形成导体层之后移除掩模层。
在上述封装结构的形成方法中，移除介电层上的导体层及种子层包括进行平坦化工艺。
在上述封装结构的形成方法中，形成介电层包括在封装体及管芯上形成第一介电材料层，以及在第一介电材料层上形成第二介电材料层。在第二介电材料层中形成沟渠时，使用第一介电材料层作为停止层。在沟渠形成之后，形成介层孔，穿过第二介电材料层及第一介电材料层。
在上述封装结构的形成方法中，形成重布线路结构包括在第一重布线路层上形成第二重布线路层。
在上述封装结构的形成方法中，形成沟渠或形成介层孔包括进行光刻工艺或者使用激光光束。
根据本发明的替代实施例，封装结构的形成方法包括以下步骤。在管芯侧边形成封装体。在封装体及管芯上形成介电层。在介电层中形成凹槽，凹槽裸露出管芯的接点。在凹槽中及介电层上形成共形种子层。在共形种子层上形成导体层。进行平坦化工艺，移除部分导体层及共形种子层，以裸露出介电层的顶面。留在凹槽中的共形种子层及导体层形成第一重布线路层。第一重布线路层与介电层形成重布线路结构。
在上述封装结构的形成方法中，平坦化工艺移除位于介电层顶面上方的导体层及共形种子层。
在上述封装结构的形成方法中，更包括在形成导体层之前，在共形种子层上形成掩模层。掩模层具有开口，裸露出位于凹槽中的共形种子层。在导体层形成之后移除掩模层。
在上述封装结构的形成方法中，在进行平坦化工艺之前，更包括进行蚀刻工艺，以移除未被导体层覆盖的共形种子层。
在上述封装结构的形成方法中，平坦化工艺移除位于介电层顶面上方的导体层及共形种子层。
在上述封装结构的形成方法中，形成介电层包括在封装体及管芯上形成第一介电材料层，以及在第一介电材料层上形成第二介电材料层。形成的凹槽裸露出第一介电材料层的部分顶面。
以上概述了数个实施例的特征，使本领域具有通常知识者可更佳了解本揭露的态样。本领域具有通常知识者应理解，其可轻易地使用本揭露作为设计或修改其他工艺与结构的依据，以实行本文所介绍的实施例的相同目的及/或达到相同优点。本领域具有通常知识者还应理解，这种等效的配置并不悖离本揭露的精神与范畴，且本领域具有通常知识者在不悖离本揭露的精神与范畴的情况下可对本文做出各种改变、置换以及变更。

Claims (50)

1.一种封装结构，包括：
管芯，位于黏着层上；
封装体，位于所述管芯的侧边且位于所述黏着层的侧边；以及
重布线路结构，与所述管芯电性连接，包括：
第一介电层，位于所述封装体及所述管芯上；以及
第一重布线路层，嵌入于所述第一介电层中，其中所述第一重布线路层包括种子层及导体层，
其中所述种子层环绕所述导体层的侧壁，并位于所述导体层与所述第一介电层之间，
其中所述种子层与所述导体层形成线路及介层窗，所述线路位于所述第一介电层的上部，所述介层窗穿过所述第一介电层，以与所述线路及所述管芯电性接触，
其中所述第一介电层包括：
第一介电材料层，位于所述封装体及所述管芯上；以及
第二介电材料层，位于第一介电材料层上；
其中所述线路嵌入于所述第二介电材料层中，且所述介层窗穿过所述第二介电材料层及所述第一介电材料层。
2.根据权利要求1所述的封装结构，其中所述第一介电材料层与所述第二介电材料层的材料不同。
3.根据权利要求1所述的封装结构，其中所述第一介电材料层包括聚合物、无机介电材料或其组合。
4.根据权利要求1所述的封装结构，其中所述重布线路结构还包括嵌入于第二介电层中的第二重布线路层，其中所述第二重布线路层及所述第二介电层设置于所述第一重布线路层及所述第一介电层上。
5.根据权利要求4所述的封装结构，其中所述第一重布线路层的顶面与所述第一介电层及所述第二介电层之间的界面齐平。
6.根据权利要求1所述的封装结构，还包括：
钝化层，位于所述重布线路结构上；以及
接件，位于所述钝化层上方，且穿过所述钝化层以与所述重布线路结构接触。
7.一种封装结构的形成方法，包括：
在管芯侧边形成封装体；以及
形成与所述管芯电性连接的重布线路结构，包括：
在所述封装体及所述管芯上形成介电层，其中所述介电层包括第一介电材料层以及位于所述第一介电材料层上的第二介电材料层，且所述第一介电材料层的材料与所述第二介电材料层的材料不同；
使用所述第一介电材料层作为停止层，而自所述第二介电材料层的顶面往下形成沟渠，所述沟渠暴露出所述第一介电材料层的顶面；
形成穿过所述介电层的介层孔，其中所述介层孔与所述沟渠空间连通，且暴露出所述管芯的接点；
在所述介层孔的侧壁与底部、所述沟渠的侧壁与底部以及所述介电层上形成种子层；
在所述种子层上形成导体层；以及
部分地移除位于所述介电层上的所述导体层及所述种子层，其中所述导体层及所述种子层的余留在所述介层孔及所述沟渠中的部分形成第一重布线路层。
8.根据权利要求7所述的封装结构的形成方法，更包括：
在形成所述导体层之前，在所述种子层上形成掩模层，其中所述掩模层具有开口，所述开口暴露出位于所述介层孔及所述沟渠中的所述种子层；以及
在形成所述导体层之后移除所述掩模层。
9.根据权利要求7所述的封装结构的形成方法，其中移除所述介电层上的所述导体层及所述种子层包括进行平坦化工艺。
10.根据权利要求7所述的封装结构的形成方法，其中形成所述重布线路结构还包括在所述第一重布线路层上形成第二重布线路层。
11.根据权利要求7所述的封装结构的形成方法，其中形成所述沟渠或形成所述介层孔包括进行光刻工艺或者使用激光光束。
12.一种封装结构的形成方法，包括：
在管芯的侧边形成封装体；
在所述封装体及所述管芯上形成介电层，其中形成所述介电层包括：
在所述封装体及所述管芯上形成第一介电材料层；以及
在所述第一介电材料层上形成第二介电材料层；
在所述介电层中形成凹槽，其中所述凹槽暴露出所述管芯的接点；
在所述凹槽中及所述介电层上形成共形种子层；
在所述共形种子层上形成掩模层，其中所述掩模层具有开口，所述开口暴露出位于所述凹槽中的所述共形种子层以及位于所述介电层上的所述共形种子层的一部分；
在被所述掩模层暴露出的所述共形种子层上形成导体层；
在移除所述掩模层之后，进行平坦化工艺，以移除位于所述介电层上的所述导体层及所述共形种子层，以暴露出所述介电层的顶面，其中余留在所述凹槽中的所述共形种子层及所述导体层形成第一重布线路层，所述第一重布线路层与所述介电层形成重布线路结构；以及
在进行所述平坦化工艺之前，进行蚀刻工艺，以移除未被所述导体层覆盖的所述共形种子层。
13.根据权利要求12所述的封装结构的形成方法，其中所述凹槽被形成为还裸露出所述第一介电材料层的部分顶面。
14.一种封装结构，包括：
管芯，位于黏着层上；
封装体，侧向地包封所述管芯且侧向地包封所述黏着层；
重布线路结构，与所述管芯电性连接，其中所述重布线路结构及所述黏着层设置于所述管芯的相对两侧，且所述重布线路结构包括：
第一介电层，位于所述封装体及所述管芯上，其中所述第一介电层包括：
第一介电材料层，位于所述封装体及所述管芯上；和
第二介电材料层，位于第一介电材料层上；
第一重布线路层，嵌入于所述第一介电层中且包括彼此连接的第一介层窗与第一线路，其中所述第一重布线路层的顶面与所述第一介电层的顶面齐平，且所述第一线路嵌入于所述第二介电材料层中，所述第一介层窗穿过所述第二介电材料层及所述第一介电材料层；
第二介电层，位于所述第一介电层及所述第一重布线路层上；以及
第二重布线路层，嵌入于所述第二介电层中且包括彼此连接的第二介层窗与第二线路，其中所述第二重布线路层的顶面与所述第二介电层的顶面齐平，
其中所述第二介层窗堆叠于所述第一介层窗的正上方。
15.根据权利要求14所述的封装结构，其中所述第一重布线路层的所述顶面与所述第一介电层和所述第二介电层之间的界面齐平。
16.根据权利要求14所述的封装结构，其中
所述第一重布线路层包括第一种子层与第一导体层；以及
所述第一种子层的顶面和所述第一导体层的顶面与所述第一介电层的所述顶面齐平，其中所述第一种子层包括与所述第一导体层的材料相同的材料。
17.根据权利要求16所述的封装结构，其中所述第一导体层的侧壁与所述第一介电层分隔开。
18.根据权利要求14所述的封装结构，其中
所述第二重布线路层包括第二种子层与第二导体层；以及
所述第二种子层的顶面和所述第二导体层的顶面与所述第二介电层的所述顶面齐平。
19.根据权利要求14所述的封装结构，其中从俯视图来看，所述第一介层窗的直径小于或等于所述第一线路的宽度。
20.根据权利要求14所述的封装结构，还包括集成扇出型穿孔，被包封在所述封装体中，所述集成扇出型穿孔位于所述管芯的侧边且电性连接至所述重布线路结构。
21.根据权利要求20所述的封装结构，其中所述封装结构被包括在层叠封装元件中，且所述层叠封装元件还包括与所述封装结构的所述集成扇出型穿孔电性连接的另一封装结构。
22.一种封装结构，包括：
管芯；
封装体，侧向地包封所述管芯；
重布线路结构，与所述管芯电性连接，所述重布线路结构包括：
第一介电层，位于所述封装体及所述管芯上，其中所述第一介电层包括第一介电材料层以及位于所述第一介电材料层上的第二介电材料层；以及
第一重布线路层，嵌入于所述第一介电层中，且包括彼此连接的第一介层窗与第一线路，
其中所述第一线路的顶面与所述第二介电材料层的顶面齐平，且所述第一线路的底面与所述第二介电材料层的底面齐平。
23.根据权利要求22所述的封装结构，其中
所述重布线路结构还包括位于所述第一介电层和所述第一重布线路层上的第二介电层与第二重布线路层；
所述第二重布线路层嵌入于所述第二介电层中且包括彼此连接的第二介层窗与第二线路；以及
所述第二介层窗与所述第一介层窗在与所述管芯的顶面垂直的方向上交叠。
24.根据权利要求22所述的封装结构，其中从俯视图来看，所述第一介层窗的直径小于或等于所述第一线路的宽度。
25.根据权利要求22所述的封装结构，其中所述第一介电材料层与所述第二介电材料层的材料不同。
26.根据权利要求22所述的封装结构，其中所述第一重布线路层包括种子层，所述种子层从所述第二介电材料层的顶部延伸到所述第一介电材料层的底部。
27.一种封装结构的形成方法，包括：
在管芯的侧边以及黏着层的侧边形成封装体，其中所述管芯位于所述黏着层上；
在所述封装体及所述管芯上形成重布线路结构，以与所述管芯电性连接，形成所述重布线路结构包括：
在所述封装体及所述管芯上形成第一介电层，其中形成所述第一介电层包括：
在所述封装体及所述管芯上形成第一介电材料层；以及
在所述第一介电材料层上形成第二介电材料层；
在所述第一介电层中形成凹槽，以暴露出所述管芯的接点；
在所述凹槽中以及所述第一介电层上形成第一种子层；
在所述第一种子层上形成第一导体层；以及
进行平坦化工艺，以移除所述第一导体层及所述第一种子层的位于所述第一介电层上的部分，且余留在所述凹槽中的所述第一种子层及所述第一导体层形成第一重布线路层，
其中所述第一种子层环绕所述第一导体层的侧壁及底部，且位于所述第一导体层与所述第一介电层之间，
其中在所述第一介电层中形成所述凹槽包括：
形成彼此空间连通的第一介层孔与第一沟渠；
形成于所述第一介层孔的所述第一种子层与所述第一导体层构成所述第一重布线路层的第一介层窗；以及
形成于所述第一沟渠中的所述第一种子层与所述第一导体层构成所述第一重布线路层的第一线路。
28.根据权利要求27所述的封装结构的形成方法，还包括：
在所述第一介电层及所述第一重布线路层上形成第二介电层；
在所述第二介电层中形成第二介层孔与第二沟渠，其中所述第二介层孔穿过所述第二介电层以暴露出所述第一介层窗的顶面；
在所述第一介层窗上于第二介层孔内形成第二介层窗；以及
在所述第二沟渠中形成第二线路。
29.根据权利要求27所述的封装结构的形成方法，其中
在所述第一种子层上形成所述第一导体层包括：
在所述第一种子层上形成掩模层，其中所述掩模层具有开口，所述开口暴露出所述第一种子层的一部分；
在所述开口中形成所述第一导体层；以及
移除所述掩模层并暴露出所述第一种子层的未被所述第一导体层覆盖的另一部分。
30.根据权利要求29所述的封装结构的形成方法，其中在进行所述平坦化工艺之前，还包括：进行蚀刻工艺，以移除所述第一种子层的未被所述第一导体层覆盖的所述另一部分。
31.根据权利要求27所述的封装结构的形成方法，还包括形成集成扇出型穿孔，所述集成扇出型穿孔位于所述管芯的侧边且被所述封装体包封，且所述重布线路结构被形成为与所述集成扇出型穿孔电性连接。
32.根据权利要求27所述的封装结构的形成方法，其中所述第一种子层包括与所述第一导体层的材料相同的材料。
33.一种封装结构，包括：
管芯；
封装体，包封所述管芯的侧壁；
第一聚合物材料层，位于所述封装体及所述管芯上；
第二聚合物材料层，位于所述第一聚合物材料层上；以及
第一重布线路层，嵌入于所述第一聚合物材料层及所述第二聚合物材料层中，且电性连接至所述管芯，
其中所述第一重布线路层的顶面与所述第二聚合物材料层的顶面齐平，且所述第一聚合物材料层的顶面的一部分与所述第一重布线路层接触，
其中所述第一重布线路层包括：
介层窗，穿过所述第二聚合物材料层及所述第一聚合物材料层，以与所述管芯连接；以及
线路，与所述介层窗连接且嵌入于所述第二聚合物材料层中并与所述第一聚合物材料层的所述顶面的所述一部分接触。
34.根据权利要求33所述的封装结构，其中所述线路的厚度等于所述第二聚合物材料层的厚度。
35.根据权利要求33所述的封装结构，其中所述介层窗具有彼此相对的第一侧壁与第二侧壁，所述第一侧壁与所述第一聚合物材料层及所述第二聚合物材料层接触，而所述第二侧壁与所述第一聚合物材料层接触且与所述第二聚合物材料层分隔开。
36.根据权利要求33所述的封装结构，其中所述第一聚合物材料层和所述第二聚合物材料层是感光波长不同的光敏材料。
37.根据权利要求33所述的封装结构，其中所述第一聚合物材料层包括光敏材料，而第二聚合物材料层包括非光敏材料。
38.根据权利要求33所述的封装结构，其中所述第一聚合物材料层包括彼此相对的第一顶角与第二顶角，所述第一顶角被所述第一重布线路层覆盖，且所述第二顶角被所述第一重布线路层及所述第二聚合物材料层覆盖。
39.根据权利要求33所述的封装结构，其中所述第一重布线路层包括种子层以及位于所述种子层上的导体层，且所述导体层与所述第一聚合物材料层及所述第二聚合物材料层被所述种子层分隔开。
40.根据权利要求39所述的封装结构，还包括：
第三聚合物材料层，位于所述第二聚合物材料层上，且所述种子层的顶面与所述第三聚合物材料层接触；
第四聚合物材料层，位于所述第三聚合物材料层上；以及
第二重布线路层，位于所述第四聚合物材料层及所述第三聚合物材料层中，且电性连接至所述第一重布线路层。
41.一种封装结构的形成方法，包括：
提供管芯；
形成封装体，以包封所述管芯的侧壁；
在所述管芯和所述封装体上形成第一聚合物材料层；
在所述第一聚合物材料层上形成第二聚合物材料层；
将所述第二聚合物材料层及所述第一聚合物材料层图案化，以形成凹槽，所述凹槽暴露出所述第二聚合物材料层的侧壁、所述第一聚合物材料层的侧壁和部分顶面以及所述管芯的一部分；以及
在所述凹槽中形成重布线路层，以与所述管芯电性连接。
42.根据权利要求41所述的封装结构的形成方法，其中形成所述凹槽包括：
移除所述第二聚合物材料层的第一部分，以在所述第二聚合物材料层中形成沟渠，且所述沟渠的高度与所述第二聚合物材料层的厚度相等；以及
移除所述第二聚合物材料层的第二部分以及所述第一聚合物材料层的一部分，以形成与所述沟渠空间连通的介层孔，所述介层孔穿过所述第二聚合物材料层与所述第一聚合物材料层，以暴露出所述管芯的所述一部分。
43.根据权利要求42所述的封装结构的形成方法，其中所述第二聚合物材料层的所述第二部分被第一曝光显影工艺移除，且所述第一聚合物材料的所述一部分被第二曝光显影工艺或者蚀刻工艺移除。
44.根据权利要求42所述的封装结构的形成方法，其中所述第二聚合物材料层的所述第二部分被利用激光光束在第一工艺条件下照射而移除，且所述第一聚合物材料层的所述一部分被利用激光光束在第二工艺条件下照射而移除，所述第二工艺条件与所述第一工艺条件不同。
45.根据权利要求41所述的封装结构的形成方法，其中形成所述重布线路层包括：
在所述凹槽中及所述第二聚合物材料层的顶面上形成种子层；
在所述种子层上形成导体层，所述导体层填充所述凹槽并突出于所述第二聚合物材料层的所述顶面；以及
进行移除工艺，以移除所述导体层和所述种子层的位于所述第二聚合物材料层的所述顶面上方的多余部分，且所述导体层和所述种子层的位于所述凹槽中的剩余部分构成所述重布线路层。
46.根据权利要求44所述的封装结构的形成方法，其中所述移除工艺包括平坦化工艺。
47.一种封装结构的形成方法，包括：
提供管芯；
形成封装体，以包封所述管芯的侧壁；
在所述封装体和所述管芯上形成聚合物层，其中形成所述聚合物层包括：
在所述封装体和所述管芯上形成第一聚合物材料层；以及
在所述第一聚合物材料层上形成第二聚合物材料层；
移除所述聚合物层的一部分，以形成凹槽，所述凹槽暴露出所述管芯的接点；
形成种子层，所述种子层衬于所述凹槽及所述聚合物层的顶面；
形成导体层，以覆盖所述种子层的位于所述凹槽中的第一部分并部分覆盖所述种子层的位于所述聚合物层的所述顶面上的第二部分；以及
进行平坦化工艺，以移除所述导体层的位于所述聚合物层的所述顶面上方的多余部分以及所述种子层的所述第二部分，且所述导体层和所述种子层的位于所述凹槽中的剩余部分构成重布线路层，所述重布线路层电性连接至所述管芯，
其中移除所述聚合物层的所述一部分以形成所述凹槽，包括：
移除所述聚合物层的第一部分，以在所述聚合物层的上部中形成沟渠；以及
移除所述聚合物层的第二部分，以在所述沟渠的端部形成与所述沟渠空间连通的介层孔，所述介层孔穿过所述聚合物层以暴露出所述管芯的所述接点，其中所述聚合物层的所述第一部分与所述聚合物层的所述第二部分的材料不同。
48.根据权利要求47所述的封装结构的形成方法，还包括：在进行所述平坦化工艺之前进行蚀刻工艺，以移除所述种子层的所述第二部分的未被所述导体层覆盖的一部分。
49.根据权利要求47所述的封装结构的形成方法，其中所述聚合物层的所述第二部分位于所述聚合物层的所述第一部分的侧边及下方。
50.根据权利要求47所述的封装结构的形成方法，其中所述导体层和所述种子层的位于所述沟渠中的所述剩余部分构成所述重布线路层的线路，所述导体层和所述种子层的位于所述介层孔中的所述剩余部分构成所述重布线路层的介层窗。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276428B2 (en) * 2017-08-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
KR102028715B1 (ko) * 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR20190088810A (ko) * 2018-01-19 2019-07-29 삼성전자주식회사 팬-아웃 반도체 패키지
US10510704B2 (en) * 2018-01-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US10879166B2 (en) * 2018-06-25 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having redistribution structure with photosensitive and non-photosensitive dielectric materials and fabricating method thereof
EP3935923A1 (en) * 2019-03-06 2022-01-12 TTM Technologies, Inc. Methods for fabricating printed circuit board assemblies with high density via array
US11791228B2 (en) * 2019-04-10 2023-10-17 Intel Corporation Method for forming embedded grounding planes on interconnect layers
US11315831B2 (en) 2019-07-22 2022-04-26 International Business Machines Corporation Dual redistribution layer structure
US11315875B2 (en) * 2019-10-28 2022-04-26 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
KR20210133524A (ko) 2020-04-29 2021-11-08 삼성전자주식회사 배선 구조체 및 이를 포함하는 반도체 패키지
US11450615B2 (en) * 2020-06-12 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
US11948918B2 (en) 2020-06-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution structure for semiconductor device and method of forming same
WO2022006776A1 (en) * 2020-07-08 2022-01-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with channel structures having plum blossom shape
WO2022006775A1 (en) 2020-07-08 2022-01-13 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with channel structures having plum blossom shape
KR20220015757A (ko) 2020-07-31 2022-02-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
TWI746231B (zh) * 2020-10-27 2021-11-11 財團法人工業技術研究院 重布線結構及其形成方法
US11670594B2 (en) 2021-01-14 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layer features
US11769712B2 (en) * 2021-05-28 2023-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211903A (zh) * 2006-12-29 2008-07-02 育霈科技股份有限公司 射频模块封装结构及其形成方法
CN103633020A (zh) * 2012-08-21 2014-03-12 新科金朋有限公司 半导体器件以及在晶片级封装上使用uv固化的导电油墨形成rdl的方法
CN105814679A (zh) * 2013-06-28 2016-07-27 英特尔公司 细间距再分布线的保持
CN106409810A (zh) * 2015-07-31 2017-02-15 台湾积体电路制造股份有限公司 具有堆叠通孔的再分布线
CN106560917A (zh) * 2015-10-05 2017-04-12 联发科技股份有限公司 半导体封装结构

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
KR100794658B1 (ko) * 2006-07-07 2008-01-14 삼성전자주식회사 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지
TWI322495B (en) * 2006-12-20 2010-03-21 Phoenix Prec Technology Corp Carrier structure embedded with a chip and method for manufacturing the same
US7701040B2 (en) * 2007-09-24 2010-04-20 Stats Chippac, Ltd. Semiconductor package and method of reducing electromagnetic interference between devices
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
KR101585217B1 (ko) * 2009-10-30 2016-01-14 삼성전자주식회사 재배선 구조를 갖는 반도체 소자와 그것을 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판, 및 전자 시스템과 그 제조 방법들
US9754835B2 (en) * 2010-02-16 2017-09-05 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9117882B2 (en) * 2011-06-10 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Non-hierarchical metal layers for integrated circuits
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9391041B2 (en) * 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9035461B2 (en) * 2013-01-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
US9263511B2 (en) * 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9287203B2 (en) * 2013-03-15 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method of forming same
US9368460B2 (en) * 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
CN105393351A (zh) * 2013-08-21 2016-03-09 英特尔公司 用于无凸起内建层(bbul)的无凸起管芯封装接口
US9281254B2 (en) * 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10032651B2 (en) * 2015-02-12 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US9899342B2 (en) * 2016-03-15 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, redistribution circuit structure, and method of fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211903A (zh) * 2006-12-29 2008-07-02 育霈科技股份有限公司 射频模块封装结构及其形成方法
CN103633020A (zh) * 2012-08-21 2014-03-12 新科金朋有限公司 半导体器件以及在晶片级封装上使用uv固化的导电油墨形成rdl的方法
CN105814679A (zh) * 2013-06-28 2016-07-27 英特尔公司 细间距再分布线的保持
CN106409810A (zh) * 2015-07-31 2017-02-15 台湾积体电路制造股份有限公司 具有堆叠通孔的再分布线
CN106560917A (zh) * 2015-10-05 2017-04-12 联发科技股份有限公司 半导体封装结构

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