KR20190088810A - 팬-아웃 반도체 패키지 - Google Patents

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KR20190088810A
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이재언
이학영
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Abstract

수평방향으로 나란히 배치되는 복수개의 반도체 칩과, 상기 반도체 칩의 하부에 배치되는 재배선부와, 상기 복수개의 반도체 칩의 외측에 배치되도록 상기 재배선부 상에 형성되는 보강부재 및 상기 복수개의 반도체 칩와 상기 보강부재가 매립되어 배치되도록 상기 재배선부의 상부에 배치되는 봉합재를 포함하는 팬-아웃 반도체 패키지가 개시된다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 발명은 팬-아웃 반도체 패키지에 관한 것이다.
최근, 차세대 스마트폰의 중앙처리장치(AP, application processor) 개발을 Info-WLP(Integrated Fan-Out Wafer-Level Package)를 이용하는 제조방법을 사용하고 있다.
그리고, 향후에는 더 많은 데이터(data) 전송을 위해 Pop(Package of Package) 구조에서 Side by Side(Die to Die) 구조가 채택할 전망이다. 또한, 고속 데이터 전송(HDR: High Data Rate)을 위하여 고대역폭메모리(HBM)을 사용하는 HPC(High Performance Computing), 네트워크, 그래픽카드 시장이 확대될 전망이다.
최근, 그래픽 및 FPGA(Field Programmable Gate Array) 시장에 Si interposer를 이용한 고대역폭메모리(HBM)이 적용되고 있으며, 현재는 고사용의 2세대 고대역폭메모리(HBM2)가 적용되고 있다. 이러한 기술은 Die to Die interconnection 기술이 필요하며, 현재는 반도체 기술을 이용하여 고가의 Si interposer 기술이 사용되고 있다.
나아가, Chip last 공법 구현을 위해서 워피지(warpage) 제어가 필수적이므로, 워피지를 방지할 수 있는 구조의 개발이 필요한 실정이다.
일본 공개특허공보 제2017-103426호
재배선부의 워피지(warpage)를 저감시킬 수 있으며 방열효과를 증대시킬 수 있는 팬-아웃 반도체 패키지가 제공된다.
본 발명의 일 실시예에 따른 팬-아웃 반도체 패키지는 수평방향으로 나란히 배치되는 복수개의 반도체 칩과, 상기 반도체 칩의 하부에 배치되는 재배선부와, 상기 복수개의 반도체 칩의 외측에 배치되도록 상기 재배선부 상에 형성되는 보강부재 및 상기 복수개의 반도체 칩와 상기 보강부재가 매립되어 배치되도록 상기 재배선부의 상부에 배치되는 봉합재를 포함한다.
상기 보강부재는 바 형상을 가지며 복수개가 상호 이격 배치되며, 상기 재배선부의 가장자리에 배치될 수 있다.
상기 보강부재는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 두 물질의 혼합물을 포함하며 도금에 의해 형성될 수 있다.
상기 재배선부는 절연층과, 상기 절연층 내에 적어도 하나의 층을 이루도록 형성되는 도체층을 구비할 수 있다.
상기 재배선부는 상기 절연층의 상면에 형성되는 언더필과 상기 절연층의 저면에 형성되는 페시베이션층을 더 구비할 수 있다.
상기 언더필은 상기 보강부재의 내측 영역에 배치되며, 상기 봉합재는 상기 보강부재의 외측 영역에도 배치될 수 있다.
상기 도체층은 적어도 하나의 층을 가지는 배선부와, 상기 페시베이션층의 저면으로 노출되는 하면전극을 구비할 수 있다.
상기한 팬-아웃 반도체 패키지는 상기 하면전극에 연결되는 전기연결구조체를 더 포함할 수 있다.
상기 보강부재는 상기 도체층에 연결될 수 있다.
상기 보강부재는 상기 재배선부에 전기적으로 연결되지 않을 수 있다.
상기한 팬-아웃 반도체 패키지는 일단이 상기 보강부재에 연결되고 타단이 상기 봉합재의 상부로 노출되는 연결비아와, 상기 연결비아에 연결되며 상기 봉합재의 상면을 덮도록 형성되는 방열부재를 더 포함할 수 있다.
상기 방열부재는 저면이 상기 반도체 칩의 상면에 접촉되도록 배치될 수 있다.
상기 연결비아와 상기 방열부재는 상기 보강부재와 동일한 재질로 이루어질 수 있다.
상기 연결비아는 상기 보강부재에 대응되는 바 형상을 가질 수 있다.
상기 연결비아는 상기 보강부재의 상면에 연결되며 복수개가 상기 보강부재 상에 상호 이격 배치되는 기둥 형상을 가질 수 있다.
재배선부의 워피지(warpage)를 저감시킬 수 있으며 방열효과를 증대시킬 수 있는 효과가 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 단면도이다.
도 10은 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 평면도이다.
도 11은 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 단면도이다.
도 12는 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 분해 사시도이다.
도 13은 연결비아의 제1 변형 실시예를 설명하는 설명도이다.
도 14는 본 발명의 제4 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 본 발명의 실시 형태들에 따른 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 단면도이고, 도 10은 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 평면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제1 실시예에 따른 팬-아웃 반도체 패키지(100)는 일예로서, 반도체 칩(110), 재배선부(120), 보강부재(130) 및 봉합재(140)를 포함하여 구성될 수 있다.
반도체 칩(110)은 복수개가 상호 이격되어 배치되며 재배선부(120) 상에 수평방향으로 나란히 배치된다. 일예로서, 반도체 칩(110)은 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
그리고, 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 반도체칩(120)의 활성면 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드와 연결된 형태를 가질 수도 있다.
또한, 반도체 칩(110)은 재배선부(120)와 플립칩 본딩에 의해 전기적으로 연결될 수 있다.
한편, 본 실시예에서는 반도체 칩(110)가 재배선부(120)에 두 개가 실장되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않으며 반도체 칩(110)의 개수는 필요에 따라 다양하게 변경 가능할 것이다.
또한, 반도체 칩(110)은 봉합재(140)의 형성 후 재배선부(120)에 실장될 수 있다. 즉, Chip last 공법에 의해 반도체 칩(110)가 재배선부(120)에 실장될 수 있는 것이다.
일예로서, 반도체 칩(110)의 상면은 봉합재(140)의 상면으로부터 노출될 수 있다. 이에 따라, 반도체 칩(110)으로부터 발생되는 열이 외부로 보다 용이하게 방출될 수 있다. 다만, 이에 한정되지 않고 반도체 칩(110) 전체가 봉합재(140) 내부에 매립될 수도 있을 것이다.
재배선부(120)는 반도체 칩(110)의 하부에 배치된다. 일예로서, 재배선부(120)는 절연층(122)과, 절연층(122) 내에 적어도 하나의 층을 이루도록 형성되는 도체층(124)과, 절연층(122)의 저면에 형성되는 페시베이션층(126) 및 절연층(122)의 상면에 형성되는 언더필(128)을 구비할 수 있다.
한편, 도체층(124)은 구리(Cu) 도금이 이루어지는 배선부(124a)와, 페시베이션층(126)의 저면으로 노출되며 니켈-구리 도금이 이루어지는 하면전극(124b)과, 언더필(128)의 상면으로 노출되며 후술할 보강부재(130)에 연결되는 연결패드(124c) 및 배선부(124a)를 연결하는 비아(124d)를 구비할 수 있다.
또한, 페시베이션층(126)은 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다. 그리고, 페시베이션층(126)에는 상기한 하면전극(124b)의 노출을 위한 노출홀이 형성될 수 있다.
언더필(128)은 반도체 칩(110)이 칩 라스트(Chip-last) 공법에 의해 실장 후 형성될 수 있다. 일예로서, 언더필(128)도 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
보강부재(130)는 복수개의 반도체 칩(110)의 외측에 배치되도록 재배선부(120)에 연결된다. 일예로서, 보강부재(130)는 바(bar) 형상을 가지며, 복수개가 상호 이격 배치된다. 또한, 보강부재(130)는 예를 들어, 재배선부(120)의 가장자리에 배치되며, 대략 사각형 형상을 가지도록 배치될 수 있다.
그리고, 보강부재(130)는 재배선부(120)의 도체층(124)에 연결되도록 형성된다. 한편, 보강부재(130)는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있으며, 도금에 의해 형성될 수 있다. 또한, 보강부재(130)는 단면이 사각형 형상을 가질 수 있다.
이와 같이, 보강부재(130)가 재배선부(120)의 가장자리에 배치되는 복수개의 바 형상을 가지도록 구성되므로, 후속 공정에서 재배선부(120)의 휨, 즉 워피지(warpage)의 발생을 방지할 수 있다.
나아가, 보강부재(130)의 형성 후 봉합재(140)를 형성하는 경우 봉합재(140)의 유동을 억제하는 댐 역할을 보강부재(130)가 수행할 수 있다.
또한, 보강부재(130)가 도체층(124)에 연결되므로, 보강부재(130)에 의해 열 방출이 이루어질 수 있다. 이에 따라, 방열 효과를 증대시킬 수 있는 것이다.
그리고, 보강부재(130)가 연결패드(124c)에 형성되어 있으므로, 언더필(128)의 형성 시 언더필(128)의 번짐(bleeing)을 방지하는 역할을 수행할 수 있다.
봉합재(140)는 복수개의 반도체 칩(110)와 보강부재(130)가 매립되어 배치되도록 재배선부(120)의 상부에 배치된다. 일예로서, 봉합재(140)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
일예로서, 봉합재(140)는 반도체 칩(110)의 상면이 외부로 노출되는 두께를 가질 수 있다.
전기연결구조체(150)는 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100)는 전기연결구조체(150)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(150)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(150)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(150)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
상기한 바와 같이, 보강부재(130)에 의해 재배선부(120)의 휨, 즉 재배선부(120)의 워피지(warpage)의 발생을 방지할 수 있다.
또한, 보강부재(130)에 의해 언더필(128)의 유동을 억제하는 댐 역할을 수행하여 언더필(128)의 번짐(bleeding)을 방지할 수 있다.
나아가, 보강부재(130)를 통해 방열 효율을 향상시킬 수 있다.
도 11은 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 단면도이고, 도 12는 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 분해 사시도이다.
도 11 및 도 12를 참조하면, 본 발명의 제2 실시예에 따른 팬-아웃 반도체 패키지(200)는 일예로서, 반도체 칩(110), 재배선부(120), 보강부재(130), 봉합재(140), 연결비아(260) 및 방열부재(270)를 포함하여 구성될 수 있다.
한편, 반도체 칩(110), 재배선부(120), 보강부재(130), 봉합재(140)는 상기에서 설명한 구성요소와 동일한 구성요소에 해당하므로 자세한 설명은 생략하고 상기한 설명에 갈음하기로 한다.
연결비아(260)는 일단이 보강부재(130)에 연결되고 타단이 봉합재(140)의 상부로 노출되도록 배치된다. 연결비아(260)는 보강부재(130)에 대응되는 바(Bar) 형상을 가질 수 있다. 즉, 연결비아(260)는 상부에서 바라볼 때 대략 사각형 형상을 가질 수 있다. 또한, 연결비아(260)는 단면이 테이퍼지게 형성될 수 있다. 즉, 연결비아(260)는 상부측에서의 폭이 하부측에서의 폭보다 넓은 테이퍼 형상을 가질 수 있다.
일예로서, 연결비아(260)도 보강부재(130)와 같이 전도성 재질로 이루어질 수 있다. 즉, 연결비아(260)는 일예로서, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다.
한편, 연결비아(260)는 보강부재(130)와 함께 재배선부(120)의 휨을 방지하는 역할을 수행한다. 즉, 연결비아(260)에 의해 강도가 보강되어 재배선부(120)에서의 워피지 발생을 저감시킬 수 있다.
또한, 연결비아(260)는 보강부재(130)에 연결되므로 열 방출 경로로 제공되므로 열방출 효율을 증대시킬 수 있는 역할을 수행한다.
방열부재(270)는 연결비아(260)에 연결되며 봉합재(140)의 상면을 덮도록 형성된다. 일예로서, 방열부재(270)는 저면이 반도체 칩(110)의 상면에 접촉되도록 배치된다. 다만, 이에 한정되지 않으며 방열부재(270)의 저면은 반도체 칩(110)의 상면으로부터 이격 배치될 수도 있을 것이다.
또한, 방열부재(270)는 사각형 플레이트 형상을 가질 수 있다.
한편, 방열부재(270)는 연결비아(260)와 같이 전도성 재질로 이루어질 수 있다. 즉, 방열부재(270)는 일예로서, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다.
이와 같이, 방열부재(270)가 연결비아(260)에 연결되도록 형성되므로, 열방출 효율을 보다 더 증대시킬 수 있다.
상기한 바와 같이, 연결비아(260)를 통해 재배선부(120)의 휨을 보다 더 저감시킬 수 있다. 즉, 보강부재(130)와 함께 연결비아(260)가 재배선부(120)의 워피지 발생을 방지할 수 있으므로 재배선부(120)의 휨을 보다 더 저감시킬 수 있는 것이다.
나아가, 연결비아(260)와 방열부재(270)를 통해 열방출 효율을 증대시킬 수 있다.
도 13은 연결비아의 제1 변형 실시예를 설명하는 설명도이다.
도 13을 참조하면, 본 발명의 제3 실시예에 따른 팬-아웃 반도체 패키지(300)는 일예로서, 반도체 칩(110), 재배선부(120), 보강부재(130), 봉합재(140), 연결비아(360) 및 방열부재(270)를 포함하여 구성될 수 있다.
다만, 반도체 칩(110), 재배선부(120), 보강부재(130), 봉합재(140) 및 방열부재(270)는 상기에서 설명한 구성요소와 실질적으로 동일하므로 자세한 설명은 생략하고 상기한 설명에 갈음하기로 한다.
연결비아(360)는 일단이 보강부재(130)에 연결되며 복수개가 보강부재(130) 상에 상호 이격 배치되는 기둥 형상을 가질 수 있다.
이와 같이, 연결비아(360)가 기둥 형상을 가지며 복수개가 상호 이격 배치되므로 연결비아(360)의 형성이 보다 용이하게 수행될 수 있을 것이다.
도 14는 본 발명의 제4 실시예에 따른 팬-아웃 반도체 패키지를 나타내는 개략 단면도이다.
도 14를 참조하면, 본 발명의 제4 실시예에 따른 팬-아웃 반도체 패키지(400)는 일예로서, 반도체 칩(110), 재배선부(420), 보강부재(130) 및 봉합재(140)를 포함하여 구성될 수 있다.
한편, 반도체 칩(110), 보강부재(130), 봉합재(140)는 상기에서 설명한 구성요소와 동일한 구성요소에 해당하므로 자세한 설명은 생략하고 상기한 설명에 갈음하기로 한다.
재배선부(420)는 반도체 칩(110)의 하부에 배치된다. 일예로서, 재배선부(420)는 절연층(422)과, 절연층(422) 내에 적어도 하나의 층을 이루도록 형성되는 도체층(424)과, 절연층(422)의 저면에 형성되는 페시베이션층(426) 및 절연층(422)의 상면에 형성되는 언더필(428)을 구비할 수 있다.
한편, 도체층(424)은 구리(Cu) 도금이 이루어지는 배선부(424a)와, 페시베이션층(426)의 저면으로 노출되며 니켈-구리 도금이 이루어지는 하면전극(424b)과, 언더필(428)의 상면으로 노출되며 후술할 보강부재(130)에 연결되는 연결패드(424c) 및 배선부(424a)를 연결하는 비아(424d)를 구비할 수 있다.
또한, 페시베이션층(426)은 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다. 그리고, 페시베이션층(126)에는 상기한 하면전극(124b)의 노출을 위한 노출홀이 형성될 수 있다.
언더필(428)은 반도체 칩(110)이 칩 라스트(Chip-last) 공법에 의해 실장 후 형성될 수 있다. 언더필(428)은 일예로서, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
일예로서, 언더필(428)은 보강부재(130)의 내측 영역에만 배치될 수 있다. 그리고, 보강부재(130)의 외측 영역에는 봉합재(140)가 재배선부(420)의 상면에 접촉되도록 형성될 수 있다.
또한, 보강부재(130)는 재배선부(420)와 전기적으로 연결되지 않을 수 있다. 즉, 재배선부(420)의 연결패드(424c)는 배선부(424a)에 연결되지 않을 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200, 300, 400 : 팬-아웃 반도체 패키지
110 : 반도체 칩
120, 420 : 재배선부
130 : 보강부재
140 : 봉합재
260, 360 : 연결비아
270 : 방열부재

Claims (16)

  1. 수평방향으로 나란히 배치되는 복수개의 반도체 칩;
    상기 반도체 칩의 하부에 배치되는 재배선부;
    상기 복수개의 반도체 칩의 외측에 배치되도록 상기 재배선부 상에 형성되는 보강부재; 및
    상기 복수개의 반도체 칩와 상기 보강부재가 매립되어 배치되도록 상기 재배선부의 상부에 배치되는 봉합재;
    를 포함하는 팬-아웃 반도체 패키지.
  2. 제1항에 있어서,
    상기 보강부재는 바 형상을 가지며 복수개가 상호 이격 배치되며, 상기 재배선부의 가장자리에 배치되는 팬-아웃 반도체 패키지.
  3. 제1항에 있어서,
    상기 보강부재는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 두 물질의 혼합물을 포함하며 도금에 의해 형성되는 팬-아웃 반도체 패키지.
  4. 제1항에 있어서,
    상기 재배선부는 절연층과, 상기 절연층 내에 적어도 하나의 층을 이루도록 형성되는 도체층을 구비하는 팬-아웃 반도체 패키지.
  5. 제4항에 있어서,
    상기 재배선부는 상기 절연층의 상면에 형성되는 언더필과 상기 절연층의 저면에 형성되는 페시베이션층을 더 구비하는 팬-아웃 반도체 패키지.
  6. 제5항에 있어서,
    상기 언더필은 상기 보강부재의 내측 영역에 배치되며, 상기 봉합재는 상기 보강부재의 외측 영역에도 배치되는 팬-아웃 반도체 패키지.
  7. 제6항에 있어서,
    상기 도체층은 적어도 하나의 층을 가지는 배선부와, 상기 페시베이션층의 저면으로 노출되는 하면전극을 구비하는 팬-아웃 반도체 패키지.
  8. 제7항에 있어서,
    상기 하면전극에 연결되는 전기연결구조체를 더 포함하는 팬-아웃 반도체 패키지.
  9. 제4항에 있어서,
    상기 보강부재는 상기 도체층에 연결되는 팬-아웃 반도체 패키지.
  10. 제1항에 있어서,
    상기 보강부재는 상기 재배선부에 전기적으로 연결되지 않는 팬-아웃 반도체 패키지.
  11. 제1항에 있어서,
    일단이 상기 보강부재에 연결되고 타단이 상기 봉합재의 상부로 노출되는 연결비아와, 상기 연결비아에 연결되며 상기 봉합재의 상면을 덮도록 형성되는 방열부재를 더 포함하는 팬-아웃 반도체 패키지.
  12. 제11항에 있어서,
    상기 방열부재는 저면이 상기 반도체 칩의 상면에 접촉되도록 배치되는 팬-아웃 반도체 패키지.
  13. 제11항에 있어서,
    상기 연결비아와 상기 방열부재는 상기 보강부재와 동일한 재질로 이루어지는 팬-아웃 반도체 패키지.
  14. 제11항에 있어서,
    상기 연결비아는 상기 보강부재에 대응되는 바 형상을 가지는 팬-아웃 반도체 패키지.
  15. 제11항에 있어서,
    상기 연결비아는 상기 보강부재의 상면에 연결되며 복수개가 상기 보강부재 상에 상호 이격 배치되는 기둥 형상을 가지는 팬-아웃 반도체 패키지.
  16. 재배선부;
    상기 재배선부의 상면에 나란히 배치되는 복수개의 반도체 칩;
    상기 재배선부의 가장자리에 배치되는 보강부재;
    상기 복수개의 반도체 칩의 상면이 노출되며 상기 보강부재가 매립되도록 상기 재배선부 상에 배치되는 봉합재;
    상기 보강부재에 연결되도록 형성되며 일단이 상기 봉합재의 상부로 노출되는 연결비아;
    상기 연결비아에 연결되며 상기 반도체 칩의 상면에 접촉되도록 상기 봉합재를 덮는 방열부재;
    를 포함하는 팬-아웃 반도체 패키지.
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