KR20190063219A - 팬-아웃 반도체 패키지 - Google Patents

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KR20190063219A
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32265—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

본 발명의 일 실시 형태에 따른 팬-아웃 반도체 패키지는 관통홀을 갖는 제1 연결부재와, 상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 포함하는 반도체칩과, 상기 반도체칩의 활성면 측에 배치되며, 상기 반도체칩과 전기적으로 연결된 재배선층을 포함하는 제2 연결부재 및 상기 반도체칩을 봉합하며, 상기 반도체칩의 비활성면을 노출시키는 형태의 캐비티를 갖는 봉합재를 포함한다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
이러한 반도체 패키지는 다수의 반도체칩이나 수동소자 등이 한번에 패키징된 멀티칩 패키지 형태로 구현될 수 있는데 이 경우, 패키지의 두께, 크기가 증가된다.
본 발명의 여러 목적 중 하나는 박형화, 고집적화에 적합한 팬-아웃 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 팬-아웃 반도체 패키지의 신규한 구조를 제안하고자 하며, 구체적으로, 관통홀을 갖는 제1 연결부재와, 상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 포함하는 반도체칩과, 상기 반도체칩의 활성면 측에 배치되며, 상기 반도체칩과 전기적으로 연결된 재배선층을 포함하는 제2 연결부재 및 상기 반도체칩을 봉합하며, 상기 반도체칩의 비활성면을 노출시키는 형태의 캐비티를 갖는 봉합재를 포함하는 형태이다.
일 실시 예에서, 상기 반도체칩의 비활성면에 배치된 접착층을 더 포함할 수 있다.
일 실시 예에서, 상기 캐비티의 폭은 상기 반도체칩의 폭보다 더 넓을 수 있다.
일 실시 예에서, 상기 반도체칩은 나란히 배치된 제1 및 제2 반도체칩을 포함할 수 있다.
일 실시 예에서, 상기 반도체칩에 인접하여 배치되며 상기 캐비티에 의하여 상면이 노출된 수동소자를 더 포함할 수 있다.
일 실시 예에서, 상기 제1 연결부재 상부에 배치되어 상기 캐비티를 덮는 인쇄회로기판을 더 포함할 수 있다.
일 실시 예에서, 상기 캐비티에 위치하도록 상기 인쇄회로기판의 하면에 배치된 추가적인 반도체칩을 더 포함할 수 있다.
일 실시 예에서, 상기 인쇄회로기판의 상면에 배치된 추가적인 반도체칩을 더 포함할 수 있다.
일 실시 예에서, 상기 캐비티에 위치하도록 상기 인쇄회로기판의 하면에 배치된 수동소자를 더 포함할 수 있다.
일 실시 예에서, 상기 인쇄회로기판의 내부에 매립된 추가적인 반도체칩을 더 포함할 수 있다.
일 실시 예에서, 상기 캐비티에 위치하도록 상기 인쇄회로기판의 하면에 배치된 수동소자를 더 포함할 수 있다.
일 실시 예에서, 상기 인쇄회로기판은 안테나 또는 센서 기판일 수 있다.
일 실시 예에서, 상기 캐비티에 위치하도록 상기 반도체칩의 비활성면 상에 배치된 추가적인 반도체칩을 더 포함할 수 있다.
일 실시 예에서, 상기 제1 연결부재 상에 배치되어 상기 추가적인 반도체칩과 전기적으로 연결된 제3 연결부재를 더 포함할 수 있다.
일 실시 예에서, 상기 추가적인 반도체칩과 연결된 도전성 와이어 및 상기 도전성 와이어를 봉합하는 몰딩부를 더 포함할 수 있다.
일 실시 예에서, 상기 캐비티 상부에 위치하도록 상기 제1 연결부재 상에 배치된 추가적인 반도체칩 및 상기 추가적인 반도체칩을 봉합하는 몰딩부를 더 포함할 수 있다.
일 실시 예에서, 상기 추가적인 반도체칩은 MEMS 소자이며, 상기 캐비티는 진공 상태일 수 있다.
일 실시 예에서, 상기 캐비티에 배치되어 상기 반도체칩과 접합된 방열부를 더 포함할 수 있다.
본 발명의 여러 효과 중 일 효과로서 팬-아웃 반도체 패키지가 박형화, 고집적화 될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 변형 예를 나타낸다.
도 11 내지 21은 각각 변형된 실시 형태에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸 것이다.
도 22 내지 25는 팬-아웃 반도체 패키지 제조 공정의 일 예를 설명한다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 본 발명의 실시 형태들에 따른 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다. 도 10은 도 9의 팬-아웃 반도체 패키지의 변형 예를 나타낸다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100)는 관통홀(110H)을 갖는 제1 연결부재(111), 반도체칩(120), 봉합재(130) 및 제2 연결부재(140)를 포함하며, 봉합재(130)는 반도체칩(120)의 일면을 노출시키는 형태의 캐비티(C)를 갖는다. 그리고 이에 더하여 팬-아웃 반도체 패키지(100)는 패시베이션층(150) 및 전기연결구조체(170) 등을 포함할 수 있다.
제1 연결부재(110)는 구체적인 재료에 따라 패키지(100)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 후술할 실시 형태와 같이 제1 연결부재(110)에 관통배선 등을 형성하는 경우, 팬-아웃 반도체 패키지(100)가 POP(Package on Package) 타입의 패키지로 활용될 수도 있다. 본 실시 형태의 경우, 제1 연결부재(110)는 관통홀(110H)을 포함하며 이에 반도체칩(120)이 배치된다. 반도체칩(120)의 측면 주위는 제1 연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 필요에 따라서는 제1 연결부재(110)를 생략할 수 있으나, 제1 연결부재(110)를 가지는 경우 보드레벨 신뢰성 확보에 보다 유리할 수 있다.
제1 연결부재(111)을 이루는 절연층의 경우, 이를 이루는 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 제1 연결부재(110)는 지지부재로 역할 할 수 있다.
한편, 도 10의 변형 예에 도시된 것과 같이, 제1 연결부재(111)는 관통 배선(112, 113)을 구비할 수 있으며, 이 경우, POP(Package on Package) 타입의 패키지로 활용될 수 있다. 구체적으로, 제1 연결부재(111)는 배선층(113), 그리고 이와 연결된 도전성 비아(112)를 포함할 수 있다. 도 10에서는 배선층(113)이 제1 연결부재(111)의 절연층의 상면과 하면에만 형성된 것으로 표현되어 있지만 상기 절연층의 내부에도 배선층(113)이 존재할 수도 있다.
반도체칩(120)은 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 반도체칩(120)의 활성면 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드와 연결된 형태를 가질 수도 있다.
봉합재(130)는 제1 연결부재(110), 반도체칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1 연결부재(110), 반도체칩(120) 등의 적어도 일부를 감싸는 형태이다. 봉합재(130)는 관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간을 채울 수 있으며, 이에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 본 실시 형태의 경우, 봉합재(130)는 반도체칩(120)의 비활성면(도 9을 기준으로 상면)을 노출시키는 형태의 캐비티(C)를 갖는다. 반도체칩(120)의 비활성면이 노출됨에 따라 패키지(100)의 방열 성능이 향상될 수 있으며, 나아가, 후술할 바와 같이 캐비티(C)를 반도체칩, 수동소자, 방열 구조, 진공 등을 위한 영역으로 사용함으로써 집적도가 높은 패키지(100)를 효과적으로 구현할 수 있다. 이러한 집적 구조를 위하여 반도체칩(120)의 비활성면에는 접착층(160)이 배치될 수 있다. 접착층(160)으로는 다양한 물질이 사용될 수 있으며, 예컨대, 접착 성능이 우수한 폴리머나 양면 테이프 등을 이용할 수 있을 것이다. 또한, 효율적인 배치를 위하여, 도 9에 도시된 형태와 같이, 캐비티(C)의 폭은 반도체칩의 폭보다 더 넓을 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제2 연결부재(140)는 반도체칩(120)의 접속패드를 재배선할 수 있다. 제2 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 이를 위하여 제2 연결부재(140)는 절연층(141), 재배선층(142) 및 도전성 비아(143)을 포함할 수 있다. 다만, 재배선층(142)과 절연층(141), 그리고 비아(143)의 개수는 필요에 따라 달라질 수 있다.
절연층(141)에 포함된 절연물질로는 예컨대, 감광성 절연물질을 사용할 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다.
재배선층(142)은 반도체칩(120)의 접속패드를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드 패턴, 접속단자 패드 패턴 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(150)은 제2 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 제2 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
이하, 도 11 내지 21을 참조하여 변형된 예에 따른 팬-아웃 반도체 패키지를 설명하며, 캐비티(C) 주변에 배치되는 소자 등을 중심으로 다루기로 한다.
도 11의 실시 형태의 경우, 나란히 배치된 제1 및 제2 반도체칩(120, 121)을 포함하며, 각각의 노출된 비활성면에는 접착층(160, 161)이 배치된다. 본 실시 형태와 같이 다수의 반도체칩(120, 121)이 패키징된 멀티칩 패키지로 구현하여 패키지의 성능을 향상시킬 수 있다. 이 경우, 반도체칩(120, 121)의 개수는 필요에 따라 더 늘어날 수 있을 것이다.
도 12의 실시 형태는 수동소자(122)가 반도체칩(120)에 인접하여 배치된 구조이다. 수동소자(122)는 커패시터, 인덕터, 저항체 등을 사용할 수 있으며, 필요에 따라 서로 동일하거나 다른 종류가 복수 개 이용될 수도 있다. 수동소자(122)는 반도체칩(120)에 인접하여 배치되며 반도체칩(120)과 마찬가지로 캐비티(C)에 의하여 상면이 노출될 수 있다. 다만, 반도체칩(120)과 달리 수동소자(122)의 노출면에는 접착층(160)이 배치되지 않을 수 있다.
다음으로, 도 13의 실시 형태는 제1 연결부재(111) 상부에 인쇄회로기판(180)이 배치된 구조이다. 인쇄회로기판(180)은 캐비티를 덮는 구조이며 일 예로서 전기연결구조체(171)에 의하여 제1 연결부재(111)의 배선층(113), 도전성 비아(112)와 연결될 수 있다. 인쇄회로기판(180)은 안테나 기판 또는 센서 기판일 수 있으며, 이 외에도 다양한 기능을 수행하는 기판이 사용될 수 있을 것이다. 그리고 추가적인 반도체칩(123)은 봉합재(130)의 캐비티에 위치하도록 인쇄회로기판(180)의 하면에 배치된다. 이와 같이, 반도체칩(123)이 실장된 인쇄회로기판(180)의 배치 방향을 조절함으로써 공간 효율성이 향상된 멀티칩 구조를 구현할 수 있다. 이에 따라, 패키지가 소형화, 박형화될 수 있으며, 패키지에 구비된 전기연결구조체(170)의 피치를 줄일 수 있다. 한편, 도 13에서는 추가적인 반도체칩(123)이 반도체칩(120)과 접합되지 않은 형태로 표현되어 있지만 접착층(160)에 의하여 이들은 서로 접합 구조를 형성할 수도 있을 것이다.
도 14의 실시 형태에서는 추가적인 반도체칩(124)은 인쇄회로기판(180)의 상면, 즉, 캐비티를 향하지 않는 면에 배치되며, 수동소자(125)가 봉합재(130)의 캐비티에 위치하도록 인쇄회로기판(180)의 하면에 배치된 구조이다. 이 경우, 도시된 형태와 같이 수동소자(125)는 복수 개 구비될 수 있으며, 캐비티에 배치되어 공간 효율성이 향상될 수 있다. 한편, 도 14에서는 수동소자들(125)이 반도체칩(120)과 접합되지 않은 형태로 표현되어 있지만 접착층(160)에 의하여 이들은 서로 접합 구조를 형성할 수도 있을 것이다.
반도체칩(124) 배치 방식의 다른 예로서, 도 15의 실시 형태와 같이 추가적인 반도체칩(124)은 인쇄회로기판(182)의 내부에 매립될 수도 있으며, 이 경우, 수동소자(125)는 봉합재(130)의 캐비티에 위치하도록 인쇄회로기판(182)의 하면에 배치될 수 있다.
다음으로, 도 16의 실시 형태는 복수의 반도체칩(120, 126)이 적층된 스택 구조이다. 추가적인 반도체칩(126)은 캐비티에 위치하도록 반도체칩(120)의 비활성면 상에 배치되며, 접착층(162)에 의하여 이들의 접합 구조가 얻어질 수 있다. 이 경우, 반도체칩(120)과 추가적인 반도체칩(126) 각각의 비활성면에 접착층을 적용한 후 이들을 접합시킬 수 있을 것이다. 제3 연결부재(147)는 제1 연결부재(111) 상에 배치되어 추가적인 반도체칩(126) 등과 전기적으로 연결될 수 있으며, 절연층(144), 배선층(145) 및 도전성 비아(146)를 포함할 수 있다. 이 경우, 제3 연결부재(147)는 제2 연결부재(140)와 동일한 방식으로 구현될 수 있을 것이다. 그리고 제3 연결부재(147)를 보호하는 패시베이션층(151)이 그 위에 구비될 수 있다.
반도체칩들의 스택 구조의 다른 예로서, 도 17의 실시 형태는 카메라 모듈 등에 사용되는 센서 패키지 구조로 사용될 수 있다. 추가적인 반도체칩(127)은 센싱 영역(127a)을 포함하는 센서 패키지일 수 있으며, 센서 패키지로 사용되기 위하여 반도체칩(120)은 ASIC이나 메모리 등일 수 있다. 도시된 형태와 같이, 추가적인 반도체칩(127)은 도전성 와이어(W)에 의하여 배선층(113)과 연결될 수 있다. 그리고 절연 물질로 이루어진 몰딩부(152)는 구비되어 도전성 와이어(W)를 봉합할 수 있다. 이 경우, 몰딩부(152)의 일부는 제거되어 센싱 영역(127a)을 노출시킬 수 있다.
다른 예로서, 도 18의 실시 형태는 캐비티에 복수의 반도체칩(128a, 128b)이 배치된 구조이다. 이 경우, 반도체칩(128a, 128b) 각각은 도전성 와이어(W)에 의하여 배선층(113)과 연결될 수 있으며, 몰딩부(152)는 반도체칩(128a, 128b)과 도전성 와이어(W)를 봉합할 수 있다. 이 경우, 몰딩부(152)는 봉합재(130)의 캐비티 중 남은 영역을 충진할 수 있다.
캐비티를 갖는 팬-아웃 반도체 패키지는 상술한 것과 다른 기능을 수행하는 소자에도 적용될 수 있다. 도 19의 실시 형태는 추가적인 반도체칩(129)으로 MEMS 소자를 사용하였으며, 이러한 MEMS 소자는 압력의 변위에 따라 전기 신호를 발생시키는 압전 패키지 등일 수 있다. 그리고 MEMS 소자의 효과적인 작동을 위해 봉합재(130)의 캐비티는 진공 상태(V)일 수 있다. 진공 영역(V)을 구현하기 위하여 캐비티에는 밀봉층(163)이 배치될 수 있다. 이러한 진공 영역(V)은 종래 MEMS 소자에서 이용되는 실리콘 캡(cap)의 역할을 할 수 있다. 또한, 추가적인 반도체칩(129)의 안정적인 실장을 위해 접착층(164)을 사용할 수 있다. 도 19의 실시 형태에서 도전성 와이어(W)를 이용해 전기 연결 구조를 구현한 것과 달리, 도 20의 실시 형태와 같이 직접 연결도 가능하다. 구체적으로, 추가적인 반도체칩(129)은 패드(P)가 캐비티를 향하여 배치될 수 있으며, 전기연결구조체(172)에 의하여 배선층(113) 등과 접속될 수 있다.
다음으로, 도 21의 실시 형태는 캐비티에 반도체칩이나 수동소자가 아닌 방열부(183)를 배치하여 방열 효과를 최대화한 구조이다. 방열부(183)는 캐비티에 형성되어 반도체칩(120)과 접합되며, Ag, Al, Cu, Ni 등의 금속 또는 그래핀 등을 이용하여 얻어질 수 있다. 방열 효과를 더욱 향상시키기 위하여 방열부(183)는 캐비티 전체를 메우도록 형성될 수 있으며, 또한, 제1 연결부재(111) 상부로 연장되어 배선층(113)과 연결될 수 있다.
이하, 도 22 내지 25를 참조하여 캐비티 형성 방법을 중심으로 팬-아웃 반도체 패키지 제조 공정의 일 예를 설명한다.
우선, 프레임(200)을 마련하고 관통홀(H)을 형성하여 제1 연결부재(111)를 형성한다. 도 22에서는 제1 연결부재(111) 중 절연층만을 나타내었지만 앞서 설명한 배선층, 도전성 비아 등도 이에 구비될 수 있다. 이후, 제1 연결부재(111)에는 테이프(201)를 부착하는데 이는 반도체칩 등을 배치하기 위한 것이다.
다음으로, 도 23에 도시된 형태와 같이, 희생층(210)을 배치한 후 그 위에 반도체칩(120)을 배치한다. 이 경우, 희생층(210)과 반도체칩(120)은 접착층(160)에 의하여 접합될 수 있다. 희생층(210)은 후속 공정에서 제거되어 캐비티가 형성될 영역이며, 예컨대, 구리 블록(Cu block) 등으로 형성될 수 있다. 반도체칩(120)의 배치 후에는 봉합재(130)를 형성하며, 이후 테이프(201)를 제거한다.
이후, 도 24에 도시된 형태와 같이, 재배선 기능을 할 수 있는 제2 연결부재를 형성한다. 이를 위해, 봉합재(130)에 홀을 형성하고, 이를 충진하도록 도전성 비아(143)를 형성할 수 있다. 그리고 재배선층(142)과 절연층(141)을 형성한 후 절연층(141)의 홀 형성과 도전성 비아(143)의 충진 공정을 필요한 만큼 반복하여 제2 연결부재를 얻을 수 있다.
이후, 도 25에 도시된 형태와 같이, 페이베이션층(150)을 형성한 후 희생층(210)을 제거하여 봉합재(130)에 캐비티(C)를 형성할 수 있다. 희생층(210)을 제거 시 구리 등을 선택적으로 식각할 수 있는 식각액을 적용할 수 있으며, 이 과정에서 다른 구성 요소들을 보호하기 위해 보호층(202)을 형성하여 둘 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼
100: 팬-아웃 반도체 패키지
110H: 관통홀
111: 연결부재
112: 비아
113: 배선층
C: 캐비티
120, 121, 123, 124, 126, 127, 128a, 128b, 129: 반도체칩
122, 125: 수동소자
127a: 센싱 영역
W: 도전성 와이어
V: 진공 영역
130: 봉합재
140: 연결부재
141: 절연층
142: 재배선층
143: 비아
144: 절연층
145: 배선층
146: 비아
147: 연결부재
150: 패시베이션층
152: 몰딩부
160, 161, 162: 접착층
163: 밀봉층
170, 171, 172: 전기연결구조체
180, 182: 인쇄회로기판
183: 방열부
200: 프레임
201: 테이프
202: 보호층

Claims (18)

  1. 관통홀을 갖는 제1 연결부재;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 포함하는 반도체칩;
    상기 반도체칩의 활성면 측에 배치되며, 상기 반도체칩과 전기적으로 연결된 재배선층을 포함하는 제2 연결부재; 및
    상기 반도체칩을 봉합하며, 상기 반도체칩의 비활성면을 노출시키는 형태의 캐비티를 갖는 봉합재;
    를 포함하는 팬-아웃 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체칩의 비활성면에 배치된 접착층을 더 포함하는 팬-아웃 반도체 패키지.
  3. 제1항에 있어서,
    상기 캐비티의 폭은 상기 반도체칩의 폭보다 더 넓은 팬-아웃 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체칩은 나란히 배치된 제1 및 제2 반도체칩을 포함하는 팬-아웃 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체칩에 인접하여 배치되며 상기 캐비티에 의하여 상면이 노출된 수동소자를 더 포함하는 팬-아웃 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 연결부재 상부에 배치되어 상기 캐비티를 덮는 인쇄회로기판을 더 포함하는 팬-아웃 반도체 패키지.
  7. 제6항에 있어서,
    상기 캐비티에 위치하도록 상기 인쇄회로기판의 하면에 배치된 추가적인 반도체칩을 더 포함하는 팬-아웃 반도체 패키지.
  8. 제6항에 있어서,
    상기 인쇄회로기판의 상면에 배치된 추가적인 반도체칩을 더 포함하는 팬-아웃 반도체 패키지.
  9. 제8항에 있어서,
    상기 캐비티에 위치하도록 상기 인쇄회로기판의 하면에 배치된 수동소자를 더 포함하는 팬-아웃 반도체 패키지.
  10. 제6항에 있어서,
    상기 인쇄회로기판의 내부에 매립된 추가적인 반도체칩을 더 포함하는 팬-아웃 반도체 패키지.
  11. 제10항에 있어서,
    상기 캐비티에 위치하도록 상기 인쇄회로기판의 하면에 배치된 수동소자를 더 포함하는 팬-아웃 반도체 패키지.
  12. 제6항에 있어서,
    상기 인쇄회로기판은 안테나 또는 센서 기판인 팬-아웃 반도체 패키지.
  13. 제1항에 있어서,
    상기 캐비티에 위치하도록 상기 반도체칩의 비활성면 상에 배치된 추가적인 반도체칩을 더 포함하는 팬-아웃 반도체 패키지.
  14. 제13항에 있어서,
    상기 제1 연결부재 상에 배치되어 상기 추가적인 반도체칩과 전기적으로 연결된 제3 연결부재를 더 포함하는 팬-아웃 반도체 패키지.
  15. 제13항에 있어서,
    상기 추가적인 반도체칩과 연결된 도전성 와이어 및 상기 도전성 와이어를 봉합하는 몰딩부를 더 포함하는 팬-아웃 반도체 패키지.
  16. 제1항에 있어서,
    상기 캐비티 상부에 위치하도록 상기 제1 연결부재 상에 배치된 추가적인 반도체칩 및 상기 추가적인 반도체칩을 봉합하는 몰딩부를 더 포함하는 팬-아웃 반도체 패키지.
  17. 제16항에 있어서,
    상기 추가적인 반도체칩은 MEMS 소자이며, 상기 캐비티는 진공 상태인 팬-아웃 반도체 패키지.
  18. 제1항에 있어서,
    상기 캐비티에 배치되어 상기 반도체칩과 접합된 방열부를 더 포함하는 팬-아웃 반도체 패키지.
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