KR20100011648A - 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법 - Google Patents

칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 캐비티 영역(cavity area)을 갖는 기판을 사용하는 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 칩 패키지는 제 1 주면과 제 2 주면 사이를 관통하는 천공 영역을 포함하는 제 1 서브 기판; 상기 제 1 서브 기판의 상기 제 2 주면에 대향하는 제 1 주면 및 제 1 배선 패턴들이 형성된 제 2 주면을 포함하는 제 2 서브 기판; 상기 제 1 서브 기판과 상기 제 2 서브 기판의 사이에 배치되어, 상기 천공 영역과 함께 상기 제 1 서브 기판 내에 캐비티 영역을 한정하고 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 층간 접착층; 및 상기 캐비티 영역 내에 플립 칩 방식으로 탑재되는 적어도 하나의 제 1 반도체 칩을 포함할 수 있다.

Description

칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법{Chip package and stacked package using the same and method of fabricating them}
본 발명은 반도체 패키지 기술에 관한 것으로서, 더욱 상세하게는, 캐비티 영역(cavity area)을 갖는 기판을 사용하는 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법에 관한 것이다.
반도체 산업이 발전함에 따라, 휴대용 컴퓨터, 셀룰러 폰, 휴대용 멀티미디어 장치와 같은 전자 제품의 소형화, 경량화 및 다기능화가 가속화되고 있다. 이에 따라, 동일 또는 이종의 반도체 칩들을 단일 패키지 제품으로 구현하기 위하여, 복수의 칩 패키지들이 적층되는 패키지-온-패키지(Package on package; POP) 기술 및 복수의 반도체 칩을 적층하여 하나의 패키지로 구현하는 멀티 스택 패키지(multi stack package) 기술 등이 제안되었다.
이들 기술은 각각의 반도체 칩을 개별적인 패키지로 제공하는 경우에 비해 패키지의 크기, 무게 및 실장 면적의 관점에 있어서 현저히 유리하다. 그러나, 전자 제품의 크기가 점차 더 소형화됨에 따라, 칩 패키지의 밀도는 더 증가되어야 하고 SFF (Small Form Factor)를 실현하기 위해 패키지 전체의 두께도 감소되어야 한 다. 또한, 전자 제품의 지속적인 고속 및 고성능화는 적층된 반도체 칩들의 고속 동작이 가능하고 높은 신뢰성을 갖는 패키지의 배선 구조에 대한 요구도 증가하고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 고밀도 및 고신뢰성을 가지면서도 두께가 작은 칩 패키지 및 적층형 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상술한 이점을 갖는 칩 패키지 및 적층형 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 칩 패키지는, 캐비티 영역을 포함하는 제 1 주면 및 외부 접속용 배선 패턴들이 형성된 제 2 주면을 갖는 기판 바디층의 포함하는 기판; 및 상기 캐비티 영역 내에 탑재되는 적어도 하나의 반도체 칩을 포함하며, 상기 반도체 칩의 접속 패드들은 상기 캐비티 영역의 저면에 형성된 홀을 통하여 노출된 상기 배선 패턴들 중 적어도 일부에 플립 칩 방식으로 본딩된다.
다른 실시예에 따른 칩 패키지는, 캐비티 영역을 포함하는 제 1 주면, 외부 접속용 배선 패턴들이 형성된 제 2 주면 및 상기 외부 접속용 배선 패턴들 중 적어도 하나에 전기적으로 연결된 내부 접속 패턴들을 포함하는 기판; 및 상기 캐비티 영역 내에 탑재되는 적어도 하나의 반도체 칩을 포함하며, 상기 반도체 칩의 접속 패드들은 상기 캐비티 영역에 형성된 홀을 통하여 노출된 상기 내부 접속 패턴들 중 적어도 일부에 플립 칩 방식으로 본딩된다.
또 다른 실시예에 다른 칩 패키지는 제 1 주면과 제 2 주면 사이를 관통하는 천공 영역을 포함하는 제 1 서브 기판; 상기 제 1 서브 기판의 상기 제 2 주면에 대향하는 제 1 주면 및 제 1 배선 패턴들이 형성된 제 2 주면을 포함하는 제 2 서브 기판; 상기 제 1 서브 기판과 상기 제 2 서브 기판의 사이에 배치되어, 상기 천공 영역과 함께 상기 제 1 서브 기판 내에 캐비티 영역을 한정하고 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 층간 접착층; 및 상기 캐비티 영역 내에 플립 칩 방식으로 탑재되는 적어도 하나의 제 1 반도체 칩을 포함할 수 있다.
일부 실시예에서, 상기 제 2 서브 기판은 상기 층간 접착층의 홀을 통하여 적어도 일부 표면이 노출되는 제 2 배선 패턴들을 포함하고, 상기 노출된 제 2 배선 패턴들은 비아 도전체 또는 도전성 범프에 의해 상기 제 1 반도체 칩의 접속 패드들에 전기적으로 연결될 수 있다. 또한, 상기 층간 접착층은 접착성 절연 표면을 제공하는 제 1 및 제 2 절연층들; 및 상기 제 1 절연층과 상기 제 2 절연층 사이에 제 2 배선 패턴들을 포함할 수 있으며, 상기 제 2 배선 패턴들 중 적어도 일부는 상기 제 1 배선 패턴들에 전기적으로 연결될 수 있다.
일부 실시예에서, 상기 제 2 서브 기판은 칩 어태치 영역을 더 포함하며, 상기 칩 패키지는 상기 칩 어태치 영역에 탑재되는 제 2 반도체 칩을 더 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 접속 패드들이 상기 제 1 반도체 칩의 상기 접속 패드들에 대향하도록 탑재되고, 상기 제 2 반도체 칩의 접속 패드들은 상기 제 2 배선 패턴들 중 적어도 일부에 전기적으로 연결될 수 있다.
일부 실시예에서, 상기 제 2 배선 패턴들은 상기 제 1 접착층의 홀을 통하여 적어도 일부의 표면이 노출되는 내부 접속 패턴층들을 포함하고, 상기 노출된 내부 접속 패턴층들은 비아 도전체 또는 도전성 범프에 의해 상기 제 1 반도체 칩의 접속 패드에 전기적으로 연결될 수 있다. 또한, 상기 제 2 절연층은 이방 도전성 필름을 포함하며, 상기 제 2 반도체 칩의 접속 패드는 상기 이방 도전성 필름에 의해 상기 내부 접속 패턴층에 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면 도전성 범프를 통하여 서로 본딩된 제 1 칩 패키지 및 제 2 칩 패키지를 포함하는 적층형 패키지가 제공될 수 있다. 상기 제 1 칩 패키지 및 제 2 칩 패키지는 상술한 상기 칩 패키지 중 적어도 어느 하나를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 칩 패키지의 제조 방법은 제 1 주면 및 외부 회로 접속용 배선 패턴들이 형성된 제 2 주면을 갖는 기판 바디층을 포함하는 기판을 제공하는 단계; 상기 기판 바디층을 상기 제 1 주면으로부터 소정의 깊이까지 리세스시켜 캐비티 영역을 형성하는 단계; 상기 캐비티 영역 내에 플립 칩 방식으로 반도체 칩을 탑재하는 단계; 및 상기 배선 패턴들 상에 외부 회로와의 본딩을 위한 도전성 범프를 형성하는 단계를 포함할 수 있다.
상기 캐비티 영역을 형성하는 단계는 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 수행될 수 있다. 일부 실시예에서는, 상기 캐비티 영역을 형성하는 단계 이후에, 상기 캐비티의 저면에 상기 배선 패턴들 중 적어도 일부를 노출시키는 홀을 형성하는 단계를 더 수행할 수 있다.
일부 실시예에서는, 상기 노출된 배선 패턴들에 전기적으로 연결되고 상기 홀을 매립하는 비아 도전체를 형성하는 단계를 더 수행할 수 있으며, 상기 반도체 칩을 탑재하는 단계는 상기 비아 도전체에 상기 반도체 칩의 접속 패드들을 본딩시키는 단계에 의해 수행될 수 있다.
다른 실시예에 따른 칩 패키지의 제조 방법은, 적어도 어느 하나에 제 1 배선 패턴들이 형성된 제 1 주면 및 제 2 주면 및 내부에 제 2 배선 패턴들을 갖는 기판 바디층을 포함하는 기판을 제공하는 단계; 상기 기판 바디층의 일부를 상기 제 1 주면으로부터 소정의 깊이로 리세스시켜 캐비티 영역을 형성하는 단계; 상기 캐비티 영역 내에 플립 칩 방식으로 반도체 칩을 탑재하는 단계; 및 상기 제 1 배선 패턴들 중 적어도 일부에 외부 회로와의 본딩을 위한 도전성 범프를 형성하는 단계를 포함할 수 있다.
일부 실시예에서는 상기 캐비티 영역을 형성하는 단계 이후에, 상기 캐비티의 저면에 상기 제 2 배선 패턴들 중 적어도 일부를 노출시키는 홀을 형성하는 단계를 수행할 수 있다. 또한, 상기 노출된 제 2 배선 패턴들에 전기적으로 연결되고 상기 홀을 매립하는 비아 도전체를 형성하는 단계를 더 수행할 수 있으며, 상기 반도체 칩을 탑재하는 상기 비아 도전체에 상기 반도체 칩의 접속 패드들을 본딩시키는 단계에 의해 수행될 수 있다.
또 다른 실시예에 따른 칩 패키지의 제조 방법은, 제 1 주면과 제 2 주면 사이를 관통하는 천공 영역을 포함하는 제 1 서브 기판을 제공하는 단계; 상기 제 1 서브 기판의 상기 제 2 주면에 대향하는 제 1 주면 및 제 1 배선 패턴들이 형성된 제 2 서브 기판을 제공하는 단계; 상기 제 1 서브 기판과 상기 제 2 서브 기판 사 이에 층간 접착층을 배치하여, 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 단계; 상기 천공 영역과 상기 층간 접착층에 의해 한정되는 캐비티 영역 내에 플립 칩 방식으로 제 1 반도체 칩을 탑재하는 단계; 상기 제 1 배선 패턴들 상에 외부 회로와의 본딩을 위한 도전성 범프를 형성하는 단계를 포함할 수 있다.
상기 제 1 서브 기판의 상기 천공 영역은 기계적 공정 또는 레이저 드릴링 공정에 의해 형성될 수 있다. 일부 실시예에서, 상기 제 1 서브 기판을 제공하는 단계는, 상기 제 1 서브 기판의 모체인 적층된 복수의 캐리어 기판들을 제공하는 단계; 상기 적층된 복수의 캐리어 기판들의 최상층의 캐리어 기판부터 최하층의 캐리어 기판까지 상기 천공 영역을 형성하기 위한 기계적 공정 또는 레이저 드릴링 공정을 한번에 수행하는 단계; 및 상기 복수의 캐리어 기판들을 개별화하는 단계에 의해 수행될 수 있다.
상기 층간 접착층은 프리프레그 재료를 포함할 수 있다. 이 경우, 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 단계는 상기 프리프레그 재료의 경화 단계 중 B-단계 및 C-단계에서 수행될 수 있다.
일부 실시예에서, 상기 제 2 서브 기판은 상기 제 2 서브 기판의 제 1 주면에 형성된 제 2 배선 패턴들을 포함할 수 있다. 이 경우, 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 단계 이후에, 상기 층간 접착층 내에 상기 제 2 배선 패턴들 중 적어도 일부를 노출시키는 홀을 형성하는 단계를 더 수행할 수 있다.
일부 실시예에서, 상기 층간 접착층은 접착성 절연 표면을 제공하는 제 1 및 제 2 절연층들; 및 상기 제 1 절연층과 상기 제 2 절연층 사이에 제 2 배선 패턴들을 포함할 수 있다. 상기 제 2 서브 기판은 칩 어태치 영역을 포함할 수 있다. 이 경우, 상기 칩 어태치 영역에 제 2 반도체 칩을 탑재하는 단계를 더 수행할 수 있다. 일부 실시예에서, 상기 제 2 반도체 칩은 제 2 반도체 칩의 접속 패드들은 상기 제 1 서브 기판의 천공 영역을 쪽으로 배향되도록 배치될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면 도전성 범프를 통하여 서로 본딩된 제 1 칩 패키지 및 제 2 칩 패키지를 포함하는 적층형 패키지의 제조 방법이 제공될 수 있다. 상기 적층형 패키지의 제조 방법은, (a) 상기 제 1 칩 패키지를 제공하는 단계로서, 제 1 및 제 2 배선 패턴들이 각각 형성된 제 1 및 제 2 주면, 그리고, 내부 배선 패턴들을 갖는 기판 바디층을 포함하는 기판을 제공하는 단계; 상기 기판 바디층의 일부를 상기 제 1 주면으로부터 소정의 깊이로 리세스시켜 캐비티 영역을 형성하는 단계; 및 상기 캐비티 영역 내에 플립 칩 방식으로 반도체 칩을 탑재하여, 상기 반도체 칩의 접속 패드들을 상기 내부 배선 패턴들에 전기적으로 연결시키는 단계에 의해 제공하는 단계를 포함하는 단계를 포함할 수 있다. 또한, 상기 적층형 패키지의 제조 방법은 상기 제 1 칩 패키지의 상기 제 1 및 제 2 배선 패턴들 중 적어도 어느 하나의 상부에 상기 도전성 범프를 이용하여 상기 제 2 반도체 칩을 적층하는 단계를 포함할 수 있다.
본 명세서에서는, 본 발명을 요약하고 선행 기술에 비하여 본 발명이 갖는 더 우수한 이점을 요약하기 위하여, 본 발명의 특정 목적들과 이점들이 설명되어 있다. 물론, 본 발명의 어느 특정 실시예의 경우, 이러한 모든 목적 또는 이점들 이 반드시 얻어지는 것이 아님을 이해하여야 한다. 따라서, 예를 들면, 당업자에게 있어서, 본 명세서에서 교시되거나 시사된 바에 따른 다른 목적들 또는 이점들을 반드시 얻지 않고서도, 본 명세서에 교시된 어느 하나의 이점 또는 일군의 이점을 얻거나 최적화할 수 있는 방법으로 본 발명이 구현되거나 실시될 수 있다는 것은 자명하다.
본 발명의 또 다른 태양, 특징들 및 이점들은 후술하는 바람직한 실시예들에 관한 상세한 설명으로부터 분명해질 것이다.
본 발명의 실시예에 따르면, 반도체 칩이 플립 칩 방식으로 기판의 캐비티 영역 내에 매립되기 때문에, 복잡한 와이어를 이용한 배선 공정이 생략되고, 배선 밀도를 증가시킬 수 있으며, 동시에 신호 인덕턴스가 감소되어 고속 소자를 제공할 수 있다. 또한, 상술한 칩 패키지를 적층하여 적층형 패키지를 구현한다면, 두께가 작으면서도 고밀도의 적층형 패키지를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 전 패키지 내에서 와이어 본딩 공정이 생략될 수 있기 때문에 높은 경제성을 갖는 칩 패키지 및 적층형 패키지의 제조 방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발 명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면의 동일한 참조 부호는 동일한 구성 부재를 지칭한다.
본 명세서에서 사용되는, "배선 패턴" 및 "접속 패턴"은, 도전성 부재로서, 당해 기술 분야에서 사용되는 바와 같이, 도전성 트레이스(conductive trace), 리드(lead), 랜드(land) 또는 패드 등으로 지칭될 수도 있으며, 상기 배선 패턴 및 접속 패턴의 종류 또는 형태로 인하여 본 발명의 범위가 제한되는 것은 아니다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 칩 패키지(100A)를 제조 순서에 따라 도시하는 단면도들이다.
도 1a을 참조하면, 본 발명의 일 실시예에 따른 칩 패키지(100A)는 제 1 주면(10a)과 제 2 주면(10b)을 포함하는 기판(10A)을 포함한다. 기판(10A)의 제 1 주면(10a)과 제 2 주면(10b) 중 적어도 어느 하나 상에 배선 패턴들이 형성될 수 있다. 도 1a에 도시된 바와 같이, 상기 배선 패턴들은 제 1 및 제 2 주면(10a, 10b) 상에 각각 형성된 제 1 및 제 2 배선 패턴들(21, 22)을 포함할 수 있다. 제 1 배선 패턴들(21) 및 제 2 배선 패턴들(22)은 당해 기술 분야에서 잘 알려진 바와 같이, 알루미늄, 구리, 금, 은, 니켈, 파라듐과 같은 금속층으로 이루어질 수 있다.
제 1 및 제 2 배선 패턴들(21, 22)을 절연시키는 기판 바디층(10c)은 고분자 수지계 재료일 수 있다. 예를 들면, 기판 바디층(10c)은 고분자 수지계 재료일 수 있으며, 일반적으로 에폭시(Epoxy) 수지가 함유된(Impregnated) 유리 섬유(Glass Fiber)와 같은 반도체 패키지 기판(Package Substrate)에 적용되는 섬유 강화 복합 재료(Fiber Reinforced Plastics)일 수 있다. 또한, 기판 바디층(10c)은 감광성 액상 유전체(Photosensitive liquid dielectrics), 감광성 건식 필름 유전체(Photosensitive dry-film dielectrics), 폴리이미드 가요성 열경화성 건식 필름(Polyimide flexible film Thermally cured dry films), 열경화성 액상 유전체(Thermally cured liquid dielectrics), 수지 코팅된 구리 포일(Resin coated copper foil; RCC), 열전플라스틱(Thermoplastic), 가요성 수지(flexible resin)일 수 있다. 또한, 기판 바디층(10c)은 세라믹으로 형성될 수 있다. 예를 들면, 기판(10A)은 DBC 기판(direct bonded copper)일 수도 있다. 열거된 기판들의 재료는 예시적일 뿐, 본 발명의 실시예가 이에 제한되는 것은 아니다.
제 1 배선 패턴들(21)은 후술하는 바와 같이, 칩 패키지(100A) 상에 적층되는 다른 칩 패키지의 패키지 콘택과 솔더 볼과 같은 도전성 범프에 의해 전기적으로 연결될 수 있다. 제 2 배선 패턴들(22)도 주 기판(mother board) 또는 다른 칩 패키지와 같은 외부 회로에 전기적으로 연결하기 위한 패키지 콘택으로서 기능할 수 있다.
기판(10A)의 제 1 및 제 2 주면(10a, 10b) 상에는 제 1 및 제 2 배선 패턴들(21, 22)의 일부 영역(21s, 22s)을 노출시키는 패시베이션층(30)이 형성될 수 있다. 패시베이션층(30)을 형성하기 위하여, 롤 라미네이터(roll laminator)를 이용하여, 기판(10A) 상에 건식 필름 레지스트(dry film resist) 또는 건식 필름 솔더 레지스트층(dry film solder resist layer; DFSR layer)를 코팅할 수 있다. 선택적으로는, 기판(10A) 상에 액상 솔더 레지스트층(liquid photosensitive solder resist layer ; LPSR layer)을 코팅할 수도 있다. 이후, 상기 레지스트층을 경화한 후, 패터닝하여 상기 영역들(21s, 22s)을 형성할 수 있다. 패시베이션층(30)이 감광성 수지계 재료로 형성된 경우에는 포토리소그래피 공정을 이용한 패터닝이 가능하다. 배선 패턴들(21, 22)의 노출된 영역들(21s, 22s)은 외부 회로와의 본딩 영역인 패키지 콘택을 제공한다.
기판(10A)의 제 1 주면(10a) 상에는 반도체 칩(도 1d의 50)이 탑재될 캐비티 영역(cavity region; CV)이 제공된다. 캐비티 영역(CV)은 제 1 주면(10a) 상의 일부 영역, 예를 들면, 중심 영역에 형성될 수 있다. 캐비티 영역(CV)은 기판 바디층(10c)을 기판(10A)의 제 1 주면(10a)으로부터 소정의 깊이(d)까지 리세스시켜 형성될 수 있다. 기판 바디층(10c)를 리세스시키기 위하여, 예를 들면, 건식 또는 습식 식각, 스크린 프린트, 드릴 비트(drill bit) 또는 레이저 드릴링 공정을 이용될 수 있다. 상술한 공정들 중 드릴 비트 또는 레이저 드릴링 공정은 공정이 상대 적으로 단순한 이점이 있다.
캐비티 영역(CV)은 탑재되는 반도체 칩(50)의 형태, 크기 및 종류 또는 몰딩 부재의 형성 공정을 고려하여 다양하게 설계될 수 있다. 예를 들면, 캐비티 영역(CV)의 상면 프로파일은 사각형, 원형 등 다양한 형태를 가질 수 있으며, 그 측단면 프로파일은 수직형, 테이퍼형 및 계단형 등 다양한 형태를 가질 수 있다.
도 1b를 참조하면, 캐비티 영역(CV)의 저면에 포토리소그래피 공정, 습식 또는 건식 식각, 스크린 프린트, 드릴 비트(drill bit) 또는 레이저 드릴링 공정, 바람직하게는, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 제 2 주면(10b) 상에 형성된 제 2 배선 패턴들(22) 중 적어도 일부를 노출시키는 홀(h)을 형성한다.
이후, 도 1c에 도시된 바와 같이, 예를 들면, 전해 또는 무전해 도금 및 도전성 페이스트 등에 의해 홀(h) 내에 노출된 제 2 배선 패턴들(22) 중 적어도 일부와 전기적으로 연결된 비아 도전체(Va)를 형성할 수 있다. 비아 도전체(Va)는 알루미늄 또는 구리 또는 이들의 합금일 수 있으며, 이는 예시적이며 본 발명의 실시예가 이에 제한되는 것은 아니다.
비아 도전체(Va)는 캐비티 영역(CV)의 저면 상에 노출된다. 비아 도전체(Va)와 탑재되는 반도체 칩(50)의 접속 패드(51) 사이의 접촉 특성을 향상시키기 위하여, 비아 도전체(Va) 상에 니켈(Ni), 주석(Sn), 코발트(Co), 금(Au), 은(Ag) 또는 이들의 합금과 같은 금속층(Vs)이 형성될 수도 있다.
도 1d를 참조하면, 반도체 칩(50)이 캐비티 영역(CV) 내에 탑재된다. 반도체 칩(50)은 디램(dynamic random access memory; DRAM) 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 소자, 플래시 메모리와 같은 비휘발성 메모리 소자, 광전자 소자, 로직 소자, 통신 소자 또는 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(system-on-chip) 등일 수 있다. 반도체 칩(50)은 플립 칩 방식으로 탑재될 수 있다. 즉, 반도체 칩(50) 상에 형성된 접속 패드들(51)이 캐비티 영역(CV)의 저면을 향하게 한 후, 반도체 칩(50)의 접속 패드들(51a)과 비아 도전체(Va)를 본딩한다. 일부 실시예에서는, 반도체 칩(50)의 접속 패드들(51a)과 비아 도전체(Va) 사이에, 예를 들면, 솔더 볼과 같은 도전성 범프가 개재될 수 있다.
반도체 칩(50)과 비아 도전체(Va) 사이의 전기적 접속을 보호하기 위하여, 당해 기술 분야에서 잘 알려진 바와 같이 모세관 현상을 이용한 언더필(underfill) 공정이 반도체 칩(50)과 캐비티 영역(CV)의 저면 사이에서 수행될 수 있다. 또는, 반도체 칩(50)과 캐비티 영역(CV)의 저면 사이에 수지계 재료로 이루어진 액상 필름(liquid film)을 미리 삽입하고, 반도체 칩(50)과 캐비티 영역(CV)을 서로 열압착 공정을 수행하거나 리플로우 공정을 수행할 수 있다. 상기 열압착 공정 및/또는 리플로우 공정 동안, 상기 액상 필름은 완전히 경화되어 반도체 칩(50)과 비아 도전체(Va)에 인가되는 열적 및/또는 기계적 스트레스를 완화시킬 수 있다. 일부 실시예에서는, 에폭시 몰드 컴파운드(EMC) 등의 열경화성 수지 재료를 사용하여, 캐비티 영역(CV)과 반도체 칩(50) 사이의 영역을 완전히 충전할 수도 있다. 이 경우, 몰딩 부재(60A)는 캐비티 영역(CV)을 완전히 매립할 수도 있다.
기판(10A)의 제 2 배선 패턴들(22) 상에는 주 기판(mother board) 또는 다른 칩 패키지와 같은 다른 외부 회로와의 본딩을 위한 예를 들면, 솔더 볼 또는 스터드 범프인 도전성 범프(B1)가 형성될 수 있다. 도전성 범프(B1)는 BGA(ball grid array) 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다. 전술한 공정 순서는 예시적일 뿐, 본 명세서의 개시 사항을 벗어나지 않고서도 순서를 바꾸어 수행될 수 있음은 자명하다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 칩 패키지(100B)를 제조 순서에 따라 도시한 단면도이다.
도 2a를 참조하면, 기판(10B)은 도 1a 내지 도 1c에 도시된 기판(10A)과 달리, 내부에 제 3 배선 패턴들(23)을 포함한다. 제 3 배선 패턴들(23)은 기판(10B)의 제 1 배선 패턴들(21)과 제 2 배선 패턴들(22)을 서로 전기적으로 연결시키는 내부 배선 패턴층들(23a)을 포함할 수 있다.
내부 배선 패턴층들(23a)과 제 1 배선 패턴들(21) 및/또는 제 2 배선 패턴들(22)의 전기적 접속은 비아 도전체들(Vb)에 의해 달성되며, 비아 도전체(Vb)의 구조는 적층형 비아(stacked via)일 수 있으며, 도시하지는 않았으나, 스태거형 비아(staggered via)일 수도 있으며, 본 발명의 실시예들이 이러한 비아 구조에 제한되는 것은 아니다. 내부 배선 패턴층들(23a)은 제 1 배선 패턴들(21)과 제 2 배선 패턴들(22)에 접속되는 외부 회로의 전기적 연결을 단순화시키기 위한 재배선 층(redistibution layer)으로서 기능할 수도 있다.
또한, 제 3 배선 패턴들(23)은 후술하는 바와 같이, 반도체 칩(도 2c의 50)의 접속 패드(51)에 본딩되는 내부 접속 패턴층들(23b)을 포함할 수 있다. 내부 접속 패턴층들(23b)과 내부 배선 패턴층들(23a)은 동일한 레벨에 형성될 수 있다. 내부 접속 패턴층들(23b)은 후술하는 바와 같이, 반도체 칩(50)의 접속 패드(51)에 본딩된다. 당업자라면, 본 명세서의 개시 사항으로부터, 내부 배선 패턴들이 복수의 층으로 형성된 4 층 이상의 다층 인쇄회로기판(multiple layer PCB)과 같은 고밀도 배선 보드들(high density interconncetion board; HDI board)이 본 발명의 실시예에 따른 기판으로서 사용될 수 있음을 명확히 이해할 수 있을 것이다.
도 2b를 참조하면, 전술한 바와 같이, 캐비티 영역(CV)은 예를 들면, 건식 또는 습식 식각, 스크린 프린트, 드릴 비트(drill bit) 또는 레이저 드릴링 공정을 이용하여 기판(10B)의 제 1 주면(10a)으로부터 기판 바디층(10c)을 소정의 깊이(d)로 리세스시켜 형성된다.
상기 리세스 공정은 캐비티 영역(CV)의 저면에 내부 접속 패턴층(23b)의 상부 표면이 완전히 노출될 때까지 수행될 수 있다. 그러나, 본 실시예에서도, 필요에 따라, 도 1b 및 도 1c를 참조하여 상술한 바와 같이, 상기 리세스 공정을 내부 접속 패턴층(23b)이 노출되기 전까지 수행하고, 이후 캐비티 영역(CV)의 저면에 홀 형성 공정을 수행함으로써, 내부 접속 패턴층(23b)의 표면을 노출시킬 수도 있다.
이후, 도 2c에 도시된 바와 같이, 반도체 칩(50)이 캐비티 영역(CV) 내에 탑재된다. 반도체 칩(50)은 플립 칩 방식으로 탑재될 수 있다. 반도체 칩(50) 상에 형성된 접속 패드들(51)이 캐비티 영역(CV)의 저면을 향하게 한 후, 예를 들면, 솔더 볼 또는 스터드 범프와 같은 도전성 범프(B2)에 의해 반도체 칩(50)의 접속 패드들(51)과 내부 접속 패턴층들(23b)을 본딩할 수 있다.
일부 실시예에서는 반도체 칩(50)과 내부 접속 패턴층들(23b) 사이의 전기적 접속을 보호하기 위하여, 상술한 바와 같이, 언더필(underfill) 공정에 의해 캐비티 영역(CV)와 반도체 칩(50) 사이의 영역에 몰딩 부재(60B)를 형성할 수 있다. 몰딩 부재(60B)를 형성하기 위해, 전술한 바와 같이, 액상 필름이 이용될 수도 있다. 또한, 도 1d를 참조하여 상술한 바와 같이, 몰딩 에폭시 컴파운드를 사용하여, 캐비티 영역(CV) 내에 반도체 칩(50)을 완전히 매립시킬 수도 있다.
기판(10B)의 제 2 배선 패턴들(22) 상에는 외부 회로와의 본딩을 위한 예를 들면, 솔더 볼 또는 스터드 범프인 도전성 범프(B1)가 형성될 수 있다. 도전성 범프(B1)는 BGA(ball grid array) 패키지를 구현하기 위한 그리드 타입으로 형성될 수 있다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 칩 패키지(100C)를 제조 순서에 따라 도시한 단면도이다.
도 3a를 참조하면, 기판(10C)은 이미 완성된 서브 기판들(11, 12)이 층간 접착층(adhesive interlayer; 13)에 의해 결합됨으로써 제공될 수 있다. 제 1 서브 기판(11)은 하나 이상의 천공 영역(punched area or routed area; PA)을 포함한다. 천공 영역(PA)은 후술하는 바와 같이 반도체 칩(도 3c의 50)이 탑재될 캐비티 영역(CV)을 제공한다. 따라서, 천공 영역(PA)은 반도체 칩(50)의 형태, 크기 및 종류 또는 몰딩 부재의 형성 공정을 고려하여, 그 형태 및 크기에 있어서 다양하게 설계될 수 있다. 예를 들면, 천공 영역(PA)의 상면 뷰는 사각형, 원형 등 다양한 형태를 가질 수 있으며, 그 측단면 프로파일은 수직형, 테이퍼형 및 계단형 등 다 양한 형태를 가질 수 있다.
천공 영역(PA)은, 드릴 비트 등의 기계적 가공(mechanical machining) 또는 레이저 드릴링 공정에 의해 형성될 수 있다. 도시하지는 아니하였으나, 제 1 서브 기판(11)은, 제 1 서브 기판(11)의 모체가 되는 넓은 캐리어 기판으로부터 얻어지는 단위 영역일 수 있다. 즉, 넓은 캐리어 기판에 대하여 개별화 공정을 수행하여 복수의 제 1 서브 기판들(11)이 제공될 수 있다. 이 경우, 천공 영역(PA)은 상기 캐리어 기판을 개별화하기 전에 상기 캐리어 기판에 일괄적으로 형성될 수 있다. 또는, 복수의 캐리어 기판들을 적층하고, 최상층의 캐리어 기판부터 최하층의 캐리어 기판까지 상기 천공 영역을 형성하기 위한 기계적 가공 또는 레이저 드릴링 공정을 한번에 수행하여 높은 처리량을 달성할 수도 있다.
제 1 서브 기판(11)은 제 1 주면(11a) 및 제 2 주면(11b) 중 적어도 어느 하나에 형성된 배선 패턴들(24, 25)을 포함할 수 있다. 제 1 서브 기판(11)에서 제 1 주면(11a)에 형성된 제 1 배선 패턴들(24)과 제 2 주면(11b)에 형성된 제 2 배선 패턴들(25) 중 적어도 일부는 비아 도전체(Vb)에 의해 전기적으로 서로 연결될 수 있다.
제 2 서브 기판(12)도 제 1 주면(12a) 상에 형성된 제 1 배선 패턴들(26) 및 제 2 주면(12b) 상에 형성된 제 2 배선 패턴들(27)을 포함할 수 있다. 제 1 배선 패턴들(26)은 내부 배선 패턴층들(26a) 및/또는 내부 접속 패턴층들(26b)을 포함할 수 있다. 내부 배선 패턴층들(26a)은 제 1 서브 기판(11)에 접속되는 외부 회로와 제 2 서브 기판(12)에 접속되는 다른 외부 회로의 전기적 연결을 단순화시키기 위 한 재배선 층(redistibution layer)으로서 기능할 수도 있다. 내부 배선 패턴층들(26a)과 내부 접속 패턴층들(26b)은 동일 레벨에 형성될 수 있다. 제 1 및 제 2 배선 패턴들(26, 27) 중 적어도 일부의 전기적 접속은 비아 도전체들(Vb)에 의해 달성될 수 있다.
제 1 서브 기판(11)과 제 2 서브 기판(12) 사이에 개재되는 층간 접착층(13)은 수지계 재료로 형성될 수 있다. 예를 들면, 층간 접착층(13)은 공지된 프리프레그(prepreg) 재료인 FR-2(Phenolic cotton paper), FR-3 (Cotton paper and epoxy), FR-4 (Woven glass and epoxy), FR-5 (Woven glass and epoxy), FR-6 (Matte glass and polyester), G-10 (Woven glass and epoxy), CEM-1 (Cotton paper and epoxy), CEM-2 (Cotton paper and epoxy), CEM-3 (Woven glass and epoxy), CEM-4 (Woven glass and epoxy), CEM-5 (Woven glass and polyester) 등으로 형성될 수 있다. 그러나, 본 발명의 층간 접착층(13)은 이들 예에 한정되지 않으며, 접착성과 함께 후술하는 공정에 대한 우수한 적합성과 가공성을 갖는 다른 재료로 형성될 수 있다. 예를 들면, 층간 접착층(13)은 포토리소그래피 공정이 가능한 감광성 수지층(photosensitive resin layer)일 수 있다. 또한, 층간 접착층(13)은 액상 타입, 시트(sheet) 타입, 필름 타입 또는 페이스트 타입 등으로 제공될 수도 있다.
도 3b를 참조하면, 층간 접착층(13)을 제 1 서브 기판(11)과 제 2 서브 기판(12) 사이에 배치하고, 1 서브 기판(11)과 제 2 서브 기판(12)을 수직 정렬시킨 후, 압착하여 제 1 서브 기판(11)과 제 2 서브 기판(12)을 결합한다. 층간 접착 층(13)으로서 프리프레그 재료를 사용하는 경우에는, 상기 프리프레그 재료의 경화 단계 중 B-단계(B-stage)에서 제 1 및 제 2 서브 기판들(11, 12)의 수직 정렬 공정이 수행될 수 있다. 이후, 상기 프리프레그 재료가 완전히 경화되는 C-단계(C-stage)가 되면, 제 1 및 제 2 서브 기판(11, 12)이 서로 견고하게 결합된다.
제 1 및 제 2 서브 기판들(11, 12)이 서로 결합되면, 제 1 서브 기판들(11)의 천공 영역(PA)과 천공 영역(PA) 내에 노출되는 층간 접착층(13)의 표면이 캐비티 영역(CV)을 정의한다. 천공 영역(PA) 내에 노출된 층간 접착층(13)의 표면에 대하여, 습식 또는 건식 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정, 바람직하게는, 드릴 비트 또는 레이저 드릴링 공정을 수행하여 홀(h)을 형성할 수 있다. 홀(h)은 제 2 서브 기판(12)의 내부 접속 패턴층(26b) 표면의 적어도 일부를 노출시킨다. 층간 접착층(13)이 감광성 수지계 재료인 경우에는, 포토리소그래피 공정을 이용하여, 내부 접속 패턴층(26b)의 표면을 노출시키는 홀(h)을 형성할 수 있다. 도시하지는 않았으나, 일부 실시예에서는, 도 1c에 도시된 바와 같이, 층간 접착층(13)의 홀(h) 내에 내부 접속 패턴층(26b)에 전기적으로 연결된 비아 도전체를 형성할 수도 있다.
제 1 서브 기판(11)과 제 2 서브 기판(12)의 전기적 접속을 달성하기 위하여, 제 1 서브 기판(11)과 제 2 서브 기판(12)을 관통하는 관통형 비아 도전체(through hall via conductor; Vc)를 형성할 수 있다. 관통형 비아 도전체(Vc)는 알루미늄 또는 구리 또는 이들의 합금으로 형성될 수 있다.
관통형 비아 도전체(Vc)를 형성한 후에, 기판(10C) 상에 패시베이션층(30)을 형성한다. 패시베이션층(30)은 기판(10C)의 패선 패턴들(24, 27)의 일부 영역(24s, 27s)을 노출시킬 수 있다. 이들 영역(24s, 27s)는 칩 패키지(100C)와 외부 회로 사이의 전기적 접속을 위한 패키지 콘택을 제공한다.
이후, 도 3c를 참조하면, 캐비티 영역(CV) 내에 반도체 칩(50)이 탑재된다. 반도체 칩(50)은 플립 칩 방식으로 탑재될 수 있다. 반도체 칩(50)의 접속 패드(51)는 솔더 볼 또는 스터드 범프 등의 도전성 범프(B2)을 통하여 노출된 내부 접속 패턴들(26b)에 본딩된다. 또는, 도시하지는 않았으나, 내부 접속 패턴들(26b) 상에 비아 도전체를 형성한 경우, 반도체 칩(50)의 접속 패드(51)는 상기 비아 도전체에 직접 본딩될 수도 있다.
일부 실시예에서는, 반도체 칩(50)과 기판(10C)의 전기적 접속을 보호하기 위하여, 상술한 바와 같이, 언더필(underfill) 공정에 의해 캐비티 영역(CV)와 반도체 칩(50) 사이의 영역에 몰딩 부재(60B)를 형성할 수 있다. 몰딩 부재(60B)를 형성하기 위해, 전술한 바와 같이, 액상 필름이 이용될 수도 있다. 또한, 몰딩 에폭시 컴파운드를 사용하여, 캐비티 영역(CV) 내에 반도체 칩(50)을 완전히 매립시킬 수도 있다. 기판(10C)의 제 2 배선 패턴들(27)의 노출된 영역(27s)에는 패키지 콘택을 제공하기 위한 솔더 볼과 같은 도전성 범프(B1)가 형성될 수 있다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 칩 패키지(100D)를 제조 공정 순서에 따라 도시한 단면도이다. 기판(10D)에는, 전술한 실시예들과 달리, 복수의 반도체 칩들(50, 60)이 적층될 수 있다. 이하에서는, 복수의 반도체 칩들(50, 60) 중 위쪽의 반도체 칩은 제 1 반도체 칩(50)이라 하고, 아래의 반도체 칩(60)은 제 2 반도체 칩이라 지칭하기로 한다.
도 4a를 참조하면, 기판(10D)은, 이미 완성된 서브 기판들(13, 14)을 층간 접착층(15)을 이용하여 본딩함으로써 제공된다. 제 1 서브 기판(13)은 하나 이상의 천공 영역(PA)을 포함한다. 전술한 바와 같이, 천공 영역(PA)은, 기계적 가공 또는 레이저 드릴링 공정 등에 의해 형성될 수 있다.
제 1 서브 기판(13)은 제 1 주면(13a)에 제 1 배선 패턴들(24)을 포함할 수 있다. 제 1 서브 기판(13)의 제 2 주면(13b)에도 도 3a에 도시된 바와 같은 제 2 배선 패턴들(25)이 제공될 수 있다. 이 경우, 제 1 및 제 2 배선 패턴들(24, 25) 중 적어도 일부는 비아 도전체에 의해 전기적으로 서로 연결될 수 있다.
제 2 서브 기판(14)도 제 1 주면(14a) 및 제 2 주면(14b) 중 적어도 어느 하나에 형성된 배선 패턴들(26, 27)을 포함할 수 있다. 제 1 주면(14a)에 형성된 제 1 배선 패턴들(26)과 제 2 주면(14b)에 형성된 제 2 배선 패턴들(27) 중 적어도 일부는 비아 도전체(Vb)에 의해 전기적으로 서로 연결될 수 있다.
또한, 제 2 서브 기판은 칩 어태치 영역(CA)을 포함할 수 있다. 칩 어태치 영역(CA) 상에는, 제 2 반도체 칩(70)의 접속 패드들(71)이 천공 영역(PA)쪽으로 배향되도록, 본딩층(72)에 의해 제 2 반도체 칩(70)의 저면과 칩 어태치 영역(CA)이 본딩된다. 본딩층(72)은 도전성인 금속 페이스트 또는 절연성인 수지계 에폭시 및 절연 테이프일 수 있다. 반도체 칩(70)의 저면을 전극으로서 사용하기 위해서는, 본딩층(72)으로 상기 도전성 본딩층이 적용될 수 있다.
제 1 서브 기판(13)과 제 2 반도체 칩(70)이 탑재된 제 2 서브 기판(14)은 층간 접착층(15)에 의해 서로 결합된다. 층간 접착층(15)은 접착성 절연 표면을 제공하는 제 1 및 제 2 절연층들(15a, 15b)과 이들 절연층(15a, 15b) 사이에 개재되는 패터닝된 제 3 배선 패턴들(15c)을 포함할 수 있다.
제 1 및 제 2 절연층(15a, 15b)은 수지계 재료일 수 있다. 예를 들면, 제 1 및 제 2 접착층(15a, 15b)은 프리프레그 재료일 수 있다. 접착층들(15a, 15b)은 이들 예에 한정되지 않으며, 접착성과 함께 후술하는 공정에 대한 우수한 적합성과 가공성을 갖는 다른 재료로 형성될 수 있다. 예를 들면, 접착층들(15a, 15b)은 포토리소그래피 공정이 가능한 감광성 수지층일 수 있다. 또한, 접착층들(15a, 15b)은 액상 타입, 시트 타입, 필름 타입 또는 페이스트 타입 등으로 제공될 수도 있다.
또한, 접착층들(15a, 15b)은 당해 기술 분야에 잘 알려진 이방 도전성 필름(anisotropic conductive film; ACF)을 포함할 수 있다. 도 4a에 도시된 바와 같이, 제 2 접착층(15b)이 이방 도전성 필름일 수 있다. 이방 도전성 필름 내에 분산된 도전 입자(cp)는 접착층들(15a, 15b) 사이의 내부 배선 패턴들(15c)과 제 2 반도체 칩(60)의 접속 패드(61) 사이의 도전 경로를 제공할 수 있다. 선택적으로는, 제 3 패턴들(15c)이 없이 이방 도전성 필름만으로 제 1 반도체 칩(50))과 제 2 반도체 칩(70) 사이의 전기적 연결을 달성할 수 있다.
도 4b를 참조하면, 층간 접착층(15)을 제 1 서브 기판(13)과 제 2 서브 기판(14) 사이에 배치하고, 제 1 서브 기판(13)과 제 2 서브 기판(14)을 서로 수직 정렬시킨다. 이후, 이들을 압착하여 제 1 서브 기판(13)과 제 2 서브 기판(14)을 결합한다.
제 1 접착층(15a)으로서 프리프레그 재료를 사용하는 경우에는, 상기 프리프레그 재료의 경화 단계 중 B-단계(B-stage)에서 제 1 서브 기판(13)과 제 2 서브 기판(14)의 수직 정렬 공정이 수행될 수 있다. 이후, 상기 프리프레그 재료가 완전히 경화되는 C-단계(C-stage)가 되면, 제 1 서브 기판(11)과 층간 접착층(15)이 견고하게 결합된다.
제 2 접착층(15b)으로서 이방 도전성 필름을 사용한 경우, 제 1 서브 기판(13)과 제 2 서브 기판(14)이 압착되면, 이방 도전성 필름 내에 분산된 도전 입자(CP)에 응력이 인가되어 층간 접착층(15)의 제 3 배선 패턴들(15c)과 제 2 반도체 칩(70) 사이에 도전 경로가 제공된다. 또한, 제 2 접착층(15b)이 제 2 서브 기판(14)에 부착되면서, 제 1 서브 기판(13)과 제 2 서브 기판(14)의 결합이 완성된다.
또한, 다른 실시예로서, 층간 접착층(15)의 제 3 배선 패턴들(15c)과 제 2 반도체 칩(60)의 접속 패드들(61) 사이의 전기적 연결을 달성하기 위한 다른 시도가 있을 수 있다. 예를 들면, 층간 접착층(15)의 내부 배선 패턴들(15c)과 제 2 반도체 칩(60)의 접속 패드들(61)은 솔더 볼 또는 스터드 범프와 같은 도전성 범프에 의해 접속될 수도 있다. 이 경우, 내부 배선 패턴들과 반도체 칩 사이로 니들 디스펜서(niddle dispenser)에 의해 열경화성 수지를 주입할 수도 있다. 상기 열경화성 수지는 모세관 현상에 의해 제 2 서브 기판(14)과 내부 배선 패턴들(15) 사이의 공간을 충전하고 최종적으로 경화된다. 경화된 열경화성 수지가 층간 접착 층(15)의 제 2 접착층(15b)이 된다.
제 1 서브 기판(13)과 제 2 서브 기판(14)이 결합되면, 제 1 서브 기판(13)의 천공 영역(PA)과 천공 영역(PA) 내에 노출되는 층간 접착층(15)의 표면이 제 1 반도체 칩이 탑재될 캐비티 영역(CV)을 정의한다. 캐비티 영역(CV) 내에 노출된 층간 접착층(15)에 표면에 대하여, 습식 또는 건식 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정, 바람직하게는, 드릴 비트 또는 레이저 드릴링 공정을 수행하여 내부 접속 패턴층(15c)의 표면을 노출시킨다. 층간 접착층(15)이 감광성 수지계 재료인 경우에는, 포토리소그래피 공정을 이용하여, 내부 접속 패턴층(15c)의 표면을 노출시킬 수 있다. 일부 실시예에서는, 제 1 접착층(15a)에 내부 배선 패턴들(15c)의 표면을 노출시키는 홀(h)을 형성하고, 홀(h)을 도전체로 매립하여, 내부 배선 패턴들(15c)과 전기적으로 연결된 비아 도전체를 형성할 수도 있다.
이후, 도 4c에 도시된 바와 같이 적층된 제 1 서브 기판(13)과 제 2 서브 기판(14)의 전기적 접속을 달성하기 위하여, 제 1 서브 기판(13)과 제 2 서브 기판(14)을 관통하는 관통형 비아 도전체(Vc)를 형성할 수 있다. 관통형 비아 도전체(Vc)에 의해 제 1 및 제 2 서브 기판(13, 14)의 배선 패턴들(24, 26, 27) 사이의 전기적 연결이 달성될 수 있다.
도 4d에 도시된 바와 같이, 관통형 비아 도전체(Vc)를 형성한 후에, 기판(10D) 상에 배선 패턴들(24, 27)의 일부 영역(24s, 27s)을 노출시키는 패시베이션층(30)을 형성한다. 배선 패턴들의 노출된 영역(24s, 27s)은 기판(10D) 상에 적층되는 다른 칩 패키지 또는 주 보드와 같은 외부 회로와의 전기적 접속을 위한 패 키지 콘택을 제공할 수 있다.
도 4e에 도시된 바와 같이, 캐비티 영역(CV) 내에, 플립 칩 방식으로 반도체 칩(50)이 탑재된다. 반도체 칩(50)의 접속 패드(51)는 솔더 볼 또는 스터드 범프 등의 도전성 범프(B2)을 통하여 노출된 내부 접속 패턴들(51c)에 본딩된다. 또는, 도시하지는 않았으나, 제 1 접착층(51a)에 내부 접속 패턴들(51c)과 전기적으로 연결된 비아 도전체를 형성한 경우, 반도체 칩(50)의 접속 패드들(51)은 상기 비아 도전체에 본딩될 수도 있다.
제 1 반도체 칩(50)과 기판(10D)의 전기적 접속을 보호하기 위하여, 언더필(underfill) 공정 또는 액상 필름을 이용한 봉지(encapsulation) 공정이 수행될 수 있다. 또한, 에폭시 등의 수지 재료를 사용하여, 캐비티 영역과 반도체 칩 사이의 영역을 완전히 충전할 수도 있다.
제 1 반도체 칩(50)과 내부 배선 패턴들(15c) 사이의 전기적 접속을 보호하기 위하여, 상술한 바와 같이, 언더필(underfill) 공정에 의해 캐비티 영역(CV)과 반도체 칩(50) 사이의 영역에 몰딩 부재(60B)를 형성할 수 있다. 또한, 몰딩 에폭시 컴파운드를 사용하여, 캐비티 영역(CV) 내에 제 1 반도체 칩(50)을 완전히 매립시킬 수도 있다. 기판(10D)의 제 2 배선 패턴들(27)의 노출된 영역(27s)에는 솔더 볼 또는 스터드 범프와 같은 도전성 범프(B1)가 형성될 수 있다.
본 실시예에 따르면, 매입된 제 2 반도체 칩 위(70)에 플립 칩 방식으로 다른 반도체 칩(50)이 적층되어, COC(chip on chip) 타입의 적층 칩 패키지가 제공될 수 있다. 당업자에게 있어서, 상술한 공정 단계는 본 명세서의 개시 사항에 따라 별도의 지식을 부가하지 않고서도 그 순서를 변경하여 수행될 수도 있음은 자명하다. 예를 들면, 관통형 비아 도전체를 형성하고, 패시베이션층을 형성한 후에, 제 1 접착층에 홀을 형성하는 공정이 수행될 수도 있다. 따라서, 본 발명의 이들 공정의 순서에 의해 제한되는 것은 아니다.
도 1a 내지 도 4e를 참조하여 전술한 실시예들에 따르면, 반도체 칩이 플립 칩 방식으로 기판의 캐비티 영역 내에 매립되기 때문에, 복잡한 와이어를 이용한 배선 공정이 생략되고, 배선 밀도를 증가시킬 수 있으며, 동시에 신호 인덕턴스의 감소로 인하여 고속 소자를 제공할 수 있다. 또한, 칩 패키지의 두께가 현저히 감소될 수 있다. 패키지의 두께 측면에서, 캐비티 영역의 깊이는 반도체 칩이 완전히 매립될 수 있는 크기를 갖는 것이 바람직하지만, 본 발명의 실시예들은 이에 제한되지 않는다.
본 명세서에 개시된 본 발명의 다양한 실시예에 따른 칩 패키지의 특징들은 선택적으로 또는 조합되어 실시될 수 있으며, 당업자에게 있어, 이러한 특징들을 갖는 기판들도 본 발명의 실시예들에 포함됨은 자명하다. 이하에서는, 하부 패키지 및/또는 상부 패키지로서 전술한 칩 패키지를 포함하는 다양한 적층형 패키지들을 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 적층 패키지(300)를 도시하는 단면도이다.
도 5를 참조하면, 적층 패키지(300)는 하부 칩 패키지(100)와 하부 칩 패키지(100) 상에 적층되는 상부 칩 패키지(200)를 포함한다. 적층 패키지(300)는 이 와 같이, 일반적인 POP(package on package) 구조로 구현될 수 있다.
하부 칩 패키지(100)는 도 1c를 참조하여 상술한 칩 패키지(100A)와 동일하다. 제 1 기판(10)의 캐비티 영역 내에 반도체 칩(50)이 탑재되어 있으며, 제 1 기판(10)의 제 1 주면(10a) 상에는 하부 칩 패키지(100) 상에 적층되는 상부 칩 패키지(200)와 전기적 접속을 위한 패키지 콘택인 제 1 배선 패턴(21)이 형성되어 있다.
상부 칩 패키지(200)는 적층용 도전체(B3)를 통하여 하부 칩 패키지(100)와 본딩된다. 예를 들면, 상부 칩 패키지(200)의 콘택 영역(c)에 솔더 볼 또는 스터드 범프와 같은 적층용 도전성 범프(B3)를 형성하고, 이후, 하부 칩 패키지(100)의 제 1 배선 패턴(21)의 노출된 영역(21s)에 상부 칩 패키지(200)의 적층용 도전성 범프(B3)를 정렬시키고, 제 1 배선 패턴(21)과 적층용 도전성 범프(B3)를 열압착하여 상부 칩 패키지(200)와 하부 칩 패키지(100)를 본딩할 수 있다. 상기 적층용 도전성 범프(B3)에 대하여, 리플로우 공정을 수행할 수도 있다.
상부 칩 패키지(200)는 하나의 반도체 칩을 포함하거나, 도 5에 도시된 바와 같이, 와이어 본딩에 의해 전기적으로 연결된 복수의 반도체 칩이 적층된 종래의 반도체 칩 모듈을 포함할 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않으며, 상부 칩 패키지로서 적합한 다른 형태의 공지의 패키지 형태가 적용될 수 있다.
도 5에서는 하부 칩 패키지(100)로서 도 1d를 참조하여 상술한 칩 패키지(100A)를 예시하고 있으나, 당업자에게 있어서, 하부 칩 패키지(100)로서, 도 2c, 도 3c 및 도 4e를 참조하여 상술한 본 발명의 실시예에 따른 다양한 칩 패키지들이 적용될 수 있음은 자명하다.
도 6은 본 발명의 다른 실시예에 따른 적층형 패키지(400)를 도시하는 단면도이다.
도 6를 참조하면, 적층형 패키지(400)는 복수의 칩 패키지들(101, 102)이 서로 적층된 POP 구조를 가진다. 하부 칩 패키지(101) 및 상부 칩 패키지(102)는 모두 도 4e를 참조하여 상술한 칩 패키지(100D)와 동일하다. 각 칩 패키지들(101, 102)은 매입된 반도체 칩(61, 62 70A,70B) 위에 플립 칩 방식으로 다른 반도체 칩(51, 52 50A,50B)이 적층된 COC(chip on chip) 구조를 가진다.
상부 칩 패키지(102)는 탑재된 반도체 칩(52)을 보호하기 위해 반도체 칩은 몰딩 부재(60)로 완전히 봉지될 수 있다. 도 6에 도시된 실시예는 2 개의 칩 패키지들이 적층된 경우를 예시하지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 3 개 이상의 칩 패키지들이 적층될 수 있다. 본 발명의 실시예에 따르면, 복수의 반도체 칩이 적층되고, 동시에 칩 패키지들이 적층된 구조로 인하여, 고밀도의 적층형 패키지가 제공된다. 또한, 전 패키지 내에서 와이어 본딩이 생략될 수 있기 때문에 고속의 및 고신뢰성을 갖는 반도체 소자가 제공될 수 있다. 또한, 캐비티 영역 내에 반도체 칩이 매입되어, 패키지 전체의 두께가 현저히 감소된다.
다른 실시예로서, 다른 종래의 칩 패키지가 본 발명의 실시예에 따른 칩 패키지들(101, 102) 사이에 삽입될 수 있다. 또한, 도시하지는 아니하였으나, 당업자에게 있어서, 하부 칩 패키지(101) 및/또는 상부 칩 패키지(102)로서, 도 1d, 도 2c 및 도 3c를 참조하여 상술한 본 발명의 실시예에 따른 다른 칩 패키지들 중 어느 하나가 선택적으로 또는 조합되어 적용될 수 있음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 칩 패키지를 제조 순서에 따라 도시하는 단면도들이다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 칩 패키지를 제조 순서에 따라 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 칩 패키지를 제조 순서에 따라 도시한 단면도이다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 칩 패키지를 제조 공정 순서에 따라 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 적층 패키지를 도시하는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 적층형 패키지를 도시하는 단면도이다.

Claims (42)

  1. 캐비티 영역을 포함하는 제 1 주면 및 외부 접속용 배선 패턴들이 형성된 제 2 주면을 갖는 기판 바디층의 포함하는 기판; 및
    상기 캐비티 영역 내에 탑재되는 적어도 하나의 반도체 칩을 포함하며,
    상기 반도체 칩의 접속 패드들은 상기 캐비티 영역의 저면에 형성된 홀을 통하여 노출된 상기 배선 패턴들 중 적어도 일부에 플립 칩 방식으로 본딩된 칩 패키지.
  2. 캐비티 영역을 포함하는 제 1 주면, 외부 접속용 배선 패턴들이 형성된 제 2 주면 및 상기 외부 접속용 배선 패턴들 중 적어도 하나에 전기적으로 연결된 내부 접속 패턴들을 포함하는 기판; 및
    상기 캐비티 영역 내에 탑재되는 적어도 하나의 반도체 칩을 포함하며,
    상기 반도체 칩의 접속 패드들은 상기 캐비티 영역에 형성된 홀을 통하여 노출된 상기 내부 접속 패턴들 중 적어도 일부에 플립 칩 방식으로 본딩된 칩 패키지.
  3. 제 1 주면과 제 2 주면 사이를 관통하는 천공 영역을 포함하는 제 1 서브 기판;
    상기 제 1 서브 기판의 상기 제 2 주면에 대향하는 제 1 주면 및 제 1 배선 패턴들이 형성된 제 2 주면을 포함하는 제 2 서브 기판;
    상기 제 1 서브 기판과 상기 제 2 서브 기판의 사이에 배치되어, 상기 천공 영역과 함께 상기 제 1 서브 기판 내에 캐비티 영역을 한정하고 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 층간 접착층; 및
    상기 캐비티 영역 내에 플립 칩 방식으로 탑재되는 적어도 하나의 제 1 반도체 칩을 포함하는 칩 패키지.
  4. 제 3 항에 있어서,
    상기 제 2 서브 기판은 상기 층간 접착층의 홀을 통하여 적어도 일부 표면이 노출되는 제 2 배선 패턴들을 포함하고, 상기 노출된 제 2 배선 패턴들은 비아 도전체 또는 도전성 범프에 의해 상기 제 1 반도체 칩의 접속 패드들에 전기적으로 연결되는 칩 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 서브 기판은 제 1 서브 기판과 제 2 서브 기판을 관통하는 관통형 비아 도전체에 의해 상기 제 1 배선 패턴들 및 상기 제 2 배선 패턴들 중 적어도 어느 하나와 전기적으로 연결되는 제 3 배선 패턴들을 포함하는 칩 패키지.
  6. 제 3 항에 있어서,
    상기 층간 접착층은 프리프레그 재료층 및 감광성 수지층 중 적어도 어느 하 나를 포함하는 칩 패키지.
  7. 제 3 항에 있어서,
    상기 층간 접착층은 접착성 절연 표면을 제공하는 제 1 및 제 2 절연층들; 및 상기 제 1 절연층과 상기 제 2 절연층 사이에 제 2 배선 패턴들을 포함하며, 상기 제 2 배선 패턴들 중 적어도 일부는 상기 제 1 배선 패턴들에 전기적으로 연결되는 칩 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 절연층들 중 적어도 하나는 이방 도전성 필름을 포함하는 칩 패키지.
  9. 제 7 항에 있어서,
    상기 제 2 서브 기판은 칩 어태치 영역을 더 포함하며,
    상기 칩 패키지는 상기 칩 어태치 영역에 탑재되는 제 2 반도체 칩을 더 포함하는 칩 패키지.
  10. 제 9 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 접속 패드들이 상기 제 1 반도체 칩의 상기 접속 패드들에 대향하도록 탑재되고, 상기 제 2 반도체 칩의 접속 패드들은 상기 제 2 배선 패턴들 중 적어도 일부에 전기적으로 연결되는 칩 패키지.
  11. 제 9 항에 있어서,
    상기 제 2 배선 패턴들은 상기 제 1 접착층의 홀을 통하여 적어도 일부의 표면이 노출되는 내부 접속 패턴층들을 포함하고, 상기 노출된 내부 접속 패턴층들은 비아 도전체 또는 도전성 범프에 의해 상기 제 1 반도체 칩의 접속 패드에 전기적으로 연결되고,
    상기 제 2 절연층은 이방 도전성 필름을 포함하며, 상기 제 2 반도체 칩의 접속 패드는 상기 이방 도전성 필름에 의해 상기 내부 접속 패턴층에 전기적으로 연결되는 칩 패키지.
  12. 도전성 범프를 통하여 서로 본딩된 제 1 칩 패키지 및 제 2 칩 패키지를 포함하는 적층형 패키지로서,
    상기 제 1 칩 패키지 및 제 2 칩 패키지는 제 1 항 내지 제 12 항에 기재된 상기 칩 패키지 중 적어도 어느 하나를 포함하는 적층형 패키지.
  13. 제 1 주면 및 외부 회로 접속용 배선 패턴들이 형성된 제 2 주면을 갖는 기판 바디층을 포함하는 기판을 제공하는 단계;
    상기 기판 바디층을 상기 제 1 주면으로부터 소정의 깊이까지 리세스시켜 캐 비티 영역을 형성하는 단계;
    상기 캐비티 영역 내에 플립 칩 방식으로 반도체 칩을 탑재하는 단계; 및
    상기 배선 패턴들 상에 외부 회로와의 본딩을 위한 도전성 범프를 형성하는 단계를 포함하는 칩 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 캐비티 영역을 형성하는 단계는 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 수행되는 칩 패키지의 제조 방법.
  15. 제 12 항에 있어서,상기 캐비티 영역을 형성하는 단계 이후에,
    상기 캐비티의 저면에 상기 배선 패턴들 중 적어도 일부를 노출시키는 홀을 형성하는 단계를 더 포함하는 칩 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 홀을 형성하는 단계는 포토리소그래피 공정, 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 수행되는 칩 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 노출된 배선 패턴들에 전기적으로 연결되고 상기 홀을 매립하는 비아 도전체를 형성하는 단계를 더 포함하며,
    상기 반도체 칩을 탑재하는 단계는 상기 비아 도전체에 상기 반도체 칩의 접속 패드들을 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  18. 제 15 항에 있어서,
    상기 반도체 칩을 탑재하는 단계는 상기 반도체 칩의 접속 패드들과 상기 노출된 배선 패턴들을 도전성 범프에 의해 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  19. 제 13 항에 있어서,
    상기 반도체 칩과 상기 캐비티 영역의 저면 사이에 언더필 공정을 수행하는 단계를 더 포함하는 칩 패키지의 제조 방법.
  20. 적어도 어느 하나에 제 1 배선 패턴들이 형성된 제 1 주면 및 제 2 주면 및 내부에 제 2 배선 패턴들을 갖는 기판 바디층을 포함하는 기판을 제공하는 단계;
    상기 기판 바디층의 일부를 상기 제 1 주면으로부터 소정의 깊이로 리세스시켜 캐비티 영역을 형성하는 단계;
    상기 캐비티 영역 내에 플립 칩 방식으로 반도체 칩을 탑재하는 단계; 및
    상기 제 1 배선 패턴들 중 적어도 일부에 외부 회로와의 본딩을 위한 도전성 범프를 형성하는 단계를 포함하는 칩 패키지의 제조 방법.
  21. 제 20 항에 있어서,
    상기 캐비티 영역을 형성하는 단계는 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 수행되는 칩 패키지의 제조 방법.
  22. 제 20 항에 있어서,
    상기 캐비티 영역을 형성하는 단계 이후에,
    상기 캐비티의 저면에 상기 제 2 배선 패턴들 중 적어도 일부를 노출시키는 홀을 형성하는 단계를 더 포함하는 칩 패키지의 제조 방법.
  23. 제 22 항에 있어서,
    상기 홀을 형성하는 단계는 포토리소그래피 공정, 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 수행되는 칩 패키지의 제조 방법.
  24. 제 22 항에 있어서,
    상기 노출된 제 2 배선 패턴들에 전기적으로 연결되고 상기 홀을 매립하는 비아 도전체를 형성하는 단계를 더 포함하며,
    상기 반도체 칩을 탑재하는 단계는 상기 비아 도전체에 상기 반도체 칩의 접속 패드들을 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  25. 제 20 항에 있어서,
    상기 캐비티 영역을 형성하는 단계에서, 상기 기판 바디층은 상기 제 2 배선 패턴들 중 적어도 일부의 표면이 노출될 때까지 리세스되며,
    상기 반도체 칩을 탑재하는 단계는 상기 반도체 칩의 접속 패드와 상기 노출된 제 2 배선 패턴들을 도전성 범프에 의해 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  26. 제 1 주면과 제 2 주면 사이를 관통하는 천공 영역을 포함하는 제 1 서브 기판을 제공하는 단계;
    상기 제 1 서브 기판의 상기 제 2 주면에 대향하는 제 1 주면 및 제 1 배선 패턴들이 형성된 제 2 서브 기판을 제공하는 단계;
    상기 제 1 서브 기판과 상기 제 2 서브 기판 사이에 층간 접착층을 배치하여, 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 단계;
    상기 천공 영역과 상기 층간 접착층에 의해 한정되는 캐비티 영역 내에 플립 칩 방식으로 제 1 반도체 칩을 탑재하는 단계; 및
    상기 제 1 배선 패턴들 상에 외부 회로와의 본딩을 위한 도전성 범프를 형성하는 단계를 포함하는 칩 패키지의 제조 방법.
  27. 제 26 항에 있어서,
    상기 제 1 서브 기판의 상기 천공 영역은 기계적 공정 또는 레이저 드릴링 공정에 의해 형성되는 칩 패키지의 제조 방법.
  28. 제 26 항에 있어서, 상기 제 1 서브 기판을 제공하는 단계는,
    상기 제 1 서브 기판의 모체인 적층된 복수의 캐리어 기판들을 제공하는 단계;
    상기 적층된 복수의 캐리어 기판들의 최상층의 캐리어 기판부터 최하층의 캐리어 기판까지 상기 천공 영역을 형성하기 위한 기계적 공정 또는 레이저 드릴링 공정을 한번에 수행하는 단계; 및
    상기 복수의 캐리어 기판들을 개별화하는 단계를 포함하는 칩 패키지의 제조 방법.
  29. 제 26 항에 있어서,
    상기 층간 접착층은 프리프레그 재료를 포함하며,
    상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 단계는 상기 프리프레그 재료의 경화 단계 중 B-단계 및 C-단계에서 수행되는 칩 패키지의 제조 방법.
  30. 제 26 항에 있어서,
    상기 제 2 서브 기판은 상기 제 2 서브 기판의 제 1 주면에 형성된 제 2 배선 패턴들을 포함하며,
    상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 단계 이후에, 상 기 층간 접착층 내에 상기 제 2 배선 패턴들 중 적어도 일부를 노출시키는 홀을 형성하는 단계를 더 포함하는 칩 패키지의 제조 방법.
  31. 제 30 항에 있어서,
    상기 홀을 형성하는 단계는 포토리소그래피 공정, 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 수행되는 칩 패키지의 제조 방법.
  32. 제 27 항에 있어서,
    상기 노출된 제 2 배선 패턴들에 전기적으로 연결되고 상기 홀을 매립하는 비아 도전체를 형성하는 단계를 더 포함하며,
    상기 제 1 반도체 칩을 탑재하는 단계는 상기 비아 도전체에 상기 제 1 반도체 칩의 접속 패드들을 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  33. 제 27 항에 있어서,
    상기 제 1 반도체 칩을 탑재하는 단계는 상기 제 1 반도체 칩의 접속 패드들과 상기 노출된 제 2 배선 패턴들을 도전성 범프에 의해 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  34. 제 24 항에 있어서,
    상기 층간 접착층은 접착성 절연 표면을 제공하는 제 1 및 제 2 절연층들; 및 상기 제 1 절연층과 상기 제 2 절연층 사이에 제 2 배선 패턴들을 포함하는 칩 패키지의 제조 방법.
  35. 제 34 항에 있어서,
    상기 제 1 및 제 2 절연층들 중 적어도 하나는 이방 도전성 필름을 포함하는 칩 패키지의 제조 방법.
  36. 제 34 항에 있어서,
    상기 제 2 서브 기판은 칩 어태치 영역을 포함하며,
    상기 칩 어태치 영역에 제 2 반도체 칩을 탑재하는 단계를 더 포함하는 칩 패키지의 제조 방법.
  37. 제 36 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 접속 패드들이 상기 제 1 서브 기판의 천공 영역을 쪽으로 배향되도록 탑재되는 칩 패키지의 제조 방법.
  38. 제 36 항에 있어서,
    상기 제 1 및 상기 제 2 반도체 칩의 상기 접속 패드들은 각각 상기 제 2 배선 패턴들 중 적어도 일부에 전기적으로 연결되는 칩 패키지의 제조 방법.
  39. 제 36 항에 있어서, 상기 제 1 서브 기판과 상기 제 2 서브 기판을 결합시키는 단계 이후에,
    상기 제 1 절연층 내에 상기 제 2 배선 패턴들 중 적어도 일부를 노출시키는 홀을 형성하는 단계를 더 포함하는 칩 패키지의 제조 방법.
  40. 제 39 항에 있어서,
    상기 노출된 제 2 배선 패턴들에 전기적으로 연결되고 상기 홀을 매립하는 비아 도전체를 형성하는 단계를 더 포함하며,
    상기 제 1 반도체 칩을 탑재하는 단계는 상기 비아 도전체에 상기 제 1 반도체의 접속 패드들을 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  41. 제 39 항에 있어서,
    상기 제 1 반도체 칩을 탑재하는 단계는 상기 제 1 반도체 칩의 접속 패드들과 상기 노출된 제 2 배선 패턴들을 도전성 범프에 의해 본딩시키는 단계를 포함하는 칩 패키지의 제조 방법.
  42. 도전성 범프를 통하여 서로 본딩된 제 1 칩 패키지 및 제 2 칩 패키지를 포함하는 적층형 패키지의 제조 방법으로서,
    (a) 상기 제 1 칩 패키지를 제공하는 단계로서,
    제 1 및 제 2 배선 패턴들이 각각 형성된 제 1 및 제 2 주면, 그리고, 내부 배선 패턴들을 갖는 기판 바디층을 포함하는 기판을 제공하는 단계;
    상기 기판 바디층의 일부를 상기 제 1 주면으로부터 소정의 깊이로 리세스시켜 캐비티 영역을 형성하는 단계; 및
    상기 캐비티 영역 내에 플립 칩 방식으로 반도체 칩을 탑재하여, 상기 반도체 칩의 접속 패드들을 상기 내부 배선 패턴들에 전기적으로 연결시키는 단계에 의해 제공하는 단계를 포함하는 단계; 및
    (b) 상기 제 1 칩 패키지의 상기 제 1 및 제 2 배선 패턴들 중 적어도 어느 하나의 상부에 상기 도전성 범프를 이용하여 상기 제 2 반도체 칩을 적층하는 단계를 포함하는 적층형 반도체 칩의 제조 방법.
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