KR101870169B1 - 재배선층을 가지는 반도체 패키지 및 이의 제조방법 - Google Patents

재배선층을 가지는 반도체 패키지 및 이의 제조방법 Download PDF

Info

Publication number
KR101870169B1
KR101870169B1 KR1020170031359A KR20170031359A KR101870169B1 KR 101870169 B1 KR101870169 B1 KR 101870169B1 KR 1020170031359 A KR1020170031359 A KR 1020170031359A KR 20170031359 A KR20170031359 A KR 20170031359A KR 101870169 B1 KR101870169 B1 KR 101870169B1
Authority
KR
South Korea
Prior art keywords
layer
buffer layer
frame
adhesive buffer
semiconductor chip
Prior art date
Application number
KR1020170031359A
Other languages
English (en)
Other versions
KR20180060897A (ko
Inventor
권용태
이준규
이재천
윤민아
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Publication of KR20180060897A publication Critical patent/KR20180060897A/ko
Application granted granted Critical
Publication of KR101870169B1 publication Critical patent/KR101870169B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

재배선층을 가지는 반도체 패키지 및 그 제조방법이 개시된다. 프레임이 절연 소재 또는 반도체 소재를 가지고, 재배선층의 절연막을 통상의 SiO2 이외에 고분자 절연 필름으로 이용하고자 하는 경우, 프레임 상에 고분자 절연 필름은 용이하게 부착되지 아니한다. 이를 개선하기 위해 플레임의 표면에 접착 버퍼층이 도입된다.

Description

재배선층을 가지는 반도체 패키지 및 이의 제조방법{Semiconductor Package having Redistribution Line and Method of manufacturing the same}
본 발명은 재배선층을 가지는 반도체 패키지 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 고분자 필름을 재배선층에 적용하여 효과적으로 제작할 수 있는 반도체 패키지 및 에 관한 것이다.
반도체 칩을 내장하는 반도체 패키지는 다양한 타입을 가진다. 최근에는 반도체 소자의 소형화 및 박형화에 따라 반도체 패키지의 박형화가 진행된다. 또한, 반도체 칩의 제한된 면적에 구현되는 트랜지스터의 수는 증가한다. 이는 동일한 면적에 증가된 기능이 반도체 칩에 구현되는 것이다.
따라서, 동일한 면적을 가지는 반도체 칩에서 입출력 단자 또는 다양한 기능을 수행하는 단자들인 패드의 수는 증가하는 경향이 있다. 패드의 수가 증가하면 반도체 패키지에서 외부와 연결되는 단자인 외부 연결단자의 수도 동일하게 증가한다. 반도체 패키지에서 외부 연결단자는 리드 단자, 범프 또는 솔더 볼 등으로 구현되며, 패드보다 큰 사이즈를 차지한다. 따라서, 패드의 수가 많은 경우, 반도체 칩이 차지하는 영역을 벗어나서 외부 연결단자가 구비될 필요가 있다. 외부 연결단자가 반도체 칩이 차지하는 영역을 벗어나서 형성된 패키지는 팬-아웃 패키지로 지칭된다. 팬-아웃 패키지는 외부 연결단자의 적어도 일부가 반도체 칩 영역을 벗어나 형성되므로 몰딩 영역에 형성되거나 그 이외의 다른 영역에 형성되어야 한다.
또한, 반도체 패키지의 제조공정에서 몰딩층이 형성되고, 반도체 칩이 실장되는 영역을 정의하기 위한 프레임이 도입된다. 프레임은 금속재 또는 반도체 재질을 가진다. 금속재는 소정의 전도도를 가지며, 대기 중에 산화되는 문제가 발생한다. 또한, 제조공정에서 캐리어 기판과의 열팽창 계수의 차이가 있으므로 반도체 패키지가 휘어지는 현상을 일으킨다.
팬-아웃 패키지를 제조하는 공정에서는 재배선층을 형성하는 공정이 필수적으로 도입되어야 한다. 재배선층은 반도체 칩의 패드에 배선을 연결하고, 연결된 배선이 반도체 칩의 외곽 영역까지 신장된다. 이를 위해 패드가 구비된 반도체 칩과 패드와 연결된 배선 사이에는 절연층이 요구된다.
절연층은 산화물 계열을 용액 공정을 이용하여 형성하거나, 증착하여 형성한다. 다만, 용액 공정을 사용할 경우, 재료의 손실이 발생한다. 또한, 증착 공정을 이용할 경우, 산화물은 고온 증착이 요구되므로 반도체 패키지의 휨 현상을 유발한다.
따라서, 재료의 손실을 최소화하고, 간단한 공정을 통해 제작할 수 있는 재배선층을 가지는 반도체 패키지는 여전히 요청된다 할 것이다.
본 발명이 이루고자 하는 제1 기술적 과제는 재배선층의 구조 변경을 통해 높은 양산성을 가지는 반도체 패키지를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제를 달성하기 위한 반도체 패키지의 제조방법을 제공하는데 있다.
상술한 제1 기술적 과제를 달성하기 위한 본 발명은, 프레임 상에 형성된 접착 버퍼층; 상기 접착 버퍼층 상에 형성된 고분자 접합층; 및 상기 고분자 접합층 상에 형성된 배선층을 포함하는 반도체 패키지의 재배선 구조를 제공한다.
상기 본 발명의 제1 기술적 과제는, 관통공을 가지는 프레임; 상기 프레임 상에 형성된 접착 버퍼층; 상기 프레임의 관통공에 배치된 반도체 칩; 상기 관통공에 배치된 상기 반도체 칩을 매립하는 몰딩층; 상기 반도체 칩의 활성면 상의 패드와 전기적으로 연결되고, 상기 접착 버퍼층 상에 형성된 재배선층을 포함하는 반도체 패키지의 제공을 통해서도 달성된다.
상술한 제2 기술적 과제를 달성하기 위한 본 발명은, 접착 버퍼층이 형성된 프레임 원장을 제공하는 단계; 상기 프레임 원장의 관통공에 반도체 칩을 배치하는 단계; 상기 관통공 내에 배치된 상기 반도체 칩을 차폐하는 몰딩층을 형성하는 단계; 및 상기 접착 버퍼층과 동일 평면을 이루는 상기 반도체 칩의 활성면 상의 패드와 전기적으로 연결되는 재배선층을 형성하는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
상술한 본 발명에 따르면, 프레임 상에 형성되는 재배선층에는 고분자 접합층이 포함된다. 또한, 프레임과 재배선층 사이에는 접착 버퍼층이 형성된다. 접착 버퍼층에 의해 재배선층이 고분자 접합층은 용이하게 접합된다. 다수의 프레임들로 구성된 원장 프레임에서 재배선층의 형성을 위해 산화물 등을 코팅하거나 증착하는 종래 기술은 산화물의 두께의 균일성을 확보하기 곤란하고, 이후의 컷팅 공정에서 이물(particle)의 발생을 초래한다.
이를 개선하기 위해 본 발명에서는 재배선층에 증착된 산화물 대신 절연성 고분자를 부착하여 사용한다. 또한, 플레임에 절연성 고분자 필름인 고분자 접합층을 도입할 경우, 접착력이 저하되는 문제를 해결하기 위해 프레임과 고분자 접합층 사이에 접착 버퍼층이 사용된다. 이를 통해 고분자 접합층은 용이하게 프레임에 접합될 수 있다.
고분자 접합층을 필름 형태로 사용함에 따라 재배선층의 두께의 균일도를 향상할 수 있으며, 제조단가를 절감할 수 있다. 또한, 컷팅시 발생되는 이물의 발생을 방지하여 수율의 향상에 기여할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1의 재배선층의 일부 구조를 도시한 단면도이다.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따라 상기 도 1의 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예의 반도체 패키지는 프레임(100), 접착 버퍼층(200), 반도체 칩(300), 몰딩층(400), 재배선층(500) 및 외부 연결단자(600)를 가진다.
프레임(100)은 절연성 재질 또는 반도체 재질임이 바람직하다. 또한, 상기 프레임(100)은 이후에 개시되는 캐리어 기판 또는 상술한 몰딩층(400)과 유사한 열팽창 계수를 가짐이 바람직하다.
따라서, 상기 프레임(100)은 절연 세라믹 또는 반도체 재질의 세라믹일 수 있다. 상기 절연 세라믹은 다양한 재질을 가지는 바, 금속 산화물 또는 금속 질화물 등이 사용될 수 있으며, 소다라임 글라스 또는 사파이어 등이 사용될 수 있다. 또한, 반도체 재질의 세라믹은 실리콘 재질을 가질 수 있으며, 이외에 ZnO, GaN 및 GaAs 등이 사용될 수도 있다. 다만, 상기 프레임(100)은 사용되는 캐리어 기판 또는 몰딩층(400)의 재질에 따라 다양하게 선택될 수 있다.
상기 프레임(100)의 하부에는 접착 버퍼층(200)이 형성된다. 상기 접착 버퍼층(200)은 계면 접착 특성을 향상하는 물질로 선택된다. 예컨대, 상기 접착 버퍼층(200)은 금속 박막 또는 나노 입자막의 형태로 제공될 수 있다.
금속 박막은 물리적 기상 증착 또는 화학적 기상 증착에 의해 금속물이 소정의 두께를 가진 것으로 정의되며, 나노 입자막은 무기 입자들이 코팅된 것을 지칭한다.
만일, 접착 버퍼층(200)이 금속 박막의 형태로 제공되는 경우, 접착 버퍼층(200)의 재질은 Al, Cu, Ag, Ta, W 또는 Ti를 포함한다. 예컨대, 금속물을 타겟으로 이용한 스퍼터링을 이용하여 금속 박막 형태의 접착 버퍼층(200)이 형성될 수 있다.
이외에 금속 박막을 이용한 접착 버퍼층(200)의 형성은 자기조립단분자막(Self-Assembled Monolayer)의 형성기법을 이용하여 형성할 수 있다. 즉, 프레임(100) 상에 알킬트리클로로실란 또는 알칸싸이올 등의 자기조립단분자막을 프레임(100)의 표면 상에 화학적으로 흡착할 수 있다. 자기조립단분자막의 말단기에 금속이온이 결합된 상태이므로 딥핑 또는 코팅 등의 간단한 방법을 통해 프레임(100) 상에 금속 박막의 접착 버퍼층(200)을 형성할 수 있다.
또한, 상기 금속 박막은 아일랜드 타입으로 형성될 수 있다. 즉, 증착 등의 공정을 통해 수십 nm 내지 수 um의 박막을 형성하고, 이후에 열처리 공정을 통해 금속물의 응집을 유도한다. 금속물의 응집을 통해 프레임 상에는 아일랜드 타입의 금속 박막이 형성될 수 있다. 이는 열처리 공정에서 금속이 가지는 표면 에너지에 따른 현상으로 금속물은 자체 응집 특성을 나타내며, 프레임의 표면에서 유동하여 응집된 아일랜드 형태로 나타난다.
또한, 접착 버퍼층(200)이 나노 입자막의 형태로 제공되는 경우, 상기 접착 버퍼층(200)은 TiO2 또는 SiO2를 포함한다. 나노 입자막의 형성은 무기질의 나노 입자를 용매에 분산하고, 스프레이 코팅 등의 방법을 통하여 형성할 수 있다. 다만, 나노 입자가 프레임(100)에 충분히 접착되기 위해 압착 공정이 수행될 수 있다.
이외에 나노 입자막은 무기재료의 특성을 가지므로 통상적인 증착법을 통해 형성가능하다 할 것이다.
상기 접착 버퍼층(200)은 프레임(100)의 하부에만 형성된 것으로 도시되나, 프레임(100)의 상부 및 측면에도 형성될 수 있다.
프레임(100)의 관통공 내에는 반도체 칩(300)이 배치된다. 상기 반도체 칩(300)의 패드(310)는 재배선층(500)을 향하도록 배치된다. 또한, 상기 반도체 칩(300)에서 패드(310)가 형성된 활성면(301)은 접착 버퍼층(200)의 하부면과 동일 평면을 이룸이 바람직하다. 상기 반도체 칩(300)의 활성면(301)은 반도체 제조공정에 따라 트랜지스터 등의 능동 소자 또는 저항 등의 수동 소자가 형성되는 영역을 지칭한다.
관통공 내에 배치된 반도체 칩(300)의 측면과 배면(302)에는 몰딩층(400)이 형성된다. 상기 몰딩층(400)은 통상의 에폭시 몰딩 컴파운드(EMC) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다.
또한, 상기 몰딩층(400)은 도전성 분말을 가질 수 있다. 도전성 분말은 Ag, Cu 또는 Al 등의 금속 분말임이 바람직하다. 이외에 상기 도전성 분말은 ITO 또는 IZO 등의 전도성 산화물의 재질을 가질 수도 있다.
또한, 반도체 칩(300)의 활성면(301) 및 접착 버퍼층(200) 상에는 재배선층(500)이 형성된다. 상기 재배선층(500)은 고분자 접합층(510), 제1 배선층(520), 패시베이션층(530) 및 외부 접합층(540)을 가진다. 또한, 실시의 형태에 따라 외부 접합층(540)은 생략될 수 있다. 다만, 재배선층(500)의 구성은 팬-아웃 구조의 실현을 위해 구성되는 예시에 불과하며, 당업자에 따라 상술한 재배선층(500)의 구성에서 제1 배선층(520) 이외에 다른 별도의 배선층들이 추가로 형성될 수 있다. 즉, 제1 배선층(520)과 외부 접합층(540) 사이에는 다른 배선층들이 개입될 수 있다. 또한, 배선층과 배선층 사이에는 고분자 접합층이 개입된다.
먼저, 상기 도 1에서 개시된 고분자 접합층(510)은 접착 버퍼층(200), 몰딩층(400) 및 반도체 칩(300)의 활성면(301)과 접합된다. 고분자 접합층(510)의 재질은 절연성 고분자이고, 필름 형태를 가짐이 바람직하다. 예컨대, 상기 고분자 접합층(510)은 폴리이미드, 폴리에틸렌 또는 폴리에틸렌 테레프탈레이트 등의 다양한 재질을 가질 수 있다. 특히, 상기 고분자 접합층(510)은 폴리이미드 필름임이 바람직하다.
상기 고분자 접합층(510) 상에 제1 배선층(520)이 형성된다. 고분자 접합층(510)은 반도체 칩(300)의 패드(310)를 오픈하므로 형성된 제1 배선층(520)은 반도체 칩(300)의 패드(310)와 연결된다. 패턴화된 제1 배선층(520)은 반도체 칩(300) 영역 이외의 영역으로 신장될 수 있다.
제1 배선층(520) 상에는 패시베이션층(530)이 형성된다. 상기 패시베이션층(530)은 절연성 고분자 재질을 가지며 필름 형태로 제공될 수 있다.
상기 패시베이션층(530) 상에는 외부 접합층(540)이 형성되고, 외부 접합층(540) 상에는 외부 연결단자(600)가 형성된다. 외부 연결단자(600)는 솔더볼 또는 범프의 구조를 가진다. 더욱 상세하게는 외부 연결단자(600)는 외부 접합층(540) 상에 형성되고, 반도체 칩(300)의 패드(310)와 전기적으로 연결된다.
또한, 실시의 형태에 따라 제1 배선층(520) 상에 외부 연결단자(600)가 직접 형성될 수도 있다.
도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1의 재배선층의 일부 구조를 도시한 단면도이다.
도 2를 참조하면, 프레임(100) 상에 접착 버퍼층(200)이 형성된다. 상기 접착 버퍼층(200)은 절연성 고분자 필름인 고분자 접합층(510)과의 접합을 용이하도록 구비된다.
즉, 절연성 재질 또는 반도체 재질을 가지는 프레임(100)은 낮은 표면 조도 또는 높은 화학적/물리적 안정성으로 인해 고분자 접합층(510)과 접합이 용이하지 않다. 고분자 접합층(510)과의 접합을 위해서는 열압착 공정이 이용된다. 즉, 고분자 필름을 기재 상에 배치시키고, 소정의 압력과 열을 가하여 고분자 필름을 기재 상에 부착한다.
다만, 프레임(100) 상에 직접 고분자 필름을 열압착하는 경우, 프레임(100)의 매끄러운 재질과 고분자 필름과의 낮은 접착력으로 인해 부착이 원활하지 못하고, 사용 중에 고분자 필름이 박리되는 문제가 발생된다.
이러한 문제를 해결하기 위해 접착 버퍼층(200)이 도입된다. 폴리이미드 필름 등의 고분자 필름은 금속 또는 나노 입자들과 높은 접착력을 유지한다. 따라서, 프레임(100) 상에 금속 재질의 접착 버퍼층(200)을 구비하여 고분자 접합층(510)과의 높은 접합력을 유지한다.
상기 접착 버퍼층(200)의 두께는 0.1 um 내지 5 um 임이 바람직하다. 만일, 금속 재질의 접착 버퍼층(200)의 두께가 0.1um 미만이면, 접착 버퍼층(200)에서 필요한 조도(roughness)를 확보할 수 없으며, 제조공정 상에서 접착 버퍼층(200)의 일부가 훼손될 수 있다. 또한, 접착 버퍼층(200)의 두께가 5um를 상회하면 반도체 패키지의 두께가 필요 이상으로 증가하는 문제가 발생된다.
접착 버퍼층(200) 상에는 고분자 접합층(510)이 형성된다. 고분자 접합층(510)은 절연성 고분자 필름 형태를 가짐이 바람직하다. 예컨대, 폴리이미드 필름이 고분자 접합층(510)으로 사용될 수 있다. 고분자 접합층(510)은 열압착 공정에 의해 접착 버퍼층(200)과 접합된다. 또한, 필요에 따라 고분자 접합층(510)의 일부는 패터닝될 수 있다.
상기 고분자 접합층(510) 상에는 제1 배선층(520)이 형성된다. 상기 제1 배선층(520)은 물리적 기상 증착법의 일종인 스퍼터링을 이용하여 형성될 수 있다. 스퍼터링의 경우, 200℃ 이하의 비교적 낮은 온도에서 공정이 가능하므로 하부의 고분자 접합층(510)에는 열변형의 발생이 최소화된다. 상기 제1 배선층(520)은 금속 재질로 Cu, Ag 또는 Al 등이 사용될 수 있다.
상기 도 2에서는 고분자 접합층(510)의 상부 및 하부에는 금속 재질의 제1 배선층(520)과 접착 버퍼층(200)이 형성된다.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따라 상기 도 1의 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 프레임 원장(10)이 준비된다. 또한, 프레임 원장(10) 상에는 접착 버퍼층(200)이 형성된다.
프레임 원장(10)은 절연성 재질 또는 반도체 재질을 가질 수 있으며, 접착 버퍼층(200)은 금속 재질을 가짐이 바람직하다. 금속 재질 또는 무기질의 나노 입자의 접착 버퍼층(200)은 0.1 um 내지 5 um의 두께를 가짐이 바람직하다. 또한, 접착 버퍼층(200)은 금속물의 통상적인 증착법을 이용하여 형성될 수 있으며, 나노 입자층의 형성을 위한 코팅 공정에 의해 형성될 수 있다.
상기 도 3에서는 프레임 원장(10)의 상부 표면에만 접착 버퍼층(200)이 형성된 것으로 개시되나, 전술한 바와 같이 고분자 접합층과 배선 구조를 형성할 필요가 있는 다른 표면에도 접착 버퍼층이 형성될 수 있다. 예컨대, 프레임 원장(10)의 하부 표면 또는 측면에도 접착 버퍼층이 형성될 수 있다.
도 4를 참조하면 상기 도 3에 개시된 프레임 원장(10)의 일부를 식각 또는 제거하여 프레임 원장(10)을 관통하는 관통공(11)을 형성한다. 관통공들(11)의 주변은 절연성 재질 또는 반도체 재질의 프레임 원장(10)으로 정의되고, 프레임 원장(10)의 상부에는 접착 버퍼층(200)이 형성된다.
도 5를 참조하면, 캐리어 기판(20) 상에 접착 버퍼층(200)이 형성된 프레임 원장(10)이 배치된다.
특히, 접착 버퍼층(200)은 캐리어 기판(20)의 표면을 향하도록 배치된다.
도 6을 참조하면 프레임 원장(10)의 관통공 내에 반도체 칩(300)이 배치된다. 반도체 칩(300)은 활성면(301)의 패드(310)가 캐리어 기판(20)을 향하도록 배치된다.
이어서, 반도체 칩(300)을 차폐하고, 관통공을 매립하는 몰딩층(400)이 형성된다. 몰딩층(400)은 통상의 에폭시 몰딩 컴파운드의 재질을 가질 수 있으며, 필요에 따라 몰딩층(400)은 도전성 분말을 가질 수 있다. 즉, 상기 몰딩층(400)은 절연성 특성을 가질 수 있으며, 도전성 분말의 채용에 따라 전도도를 가질 수도 있다.
상기 몰딩층(400)은 반도체 칩(300)의 활성면(301)과 동일 평면을 이루며, 접착 버퍼층(200)과도 동일 평면을 이룬다.
도 7을 참조하면, 캐리어 기판은 제거되고, 반도체 칩(300)의 활성면(301) 및 접착 버퍼층(200) 상에 재배선층을 구성하는 고분자 접합층(510)이 형성된다.
먼저, 몰딩층(400)이 형성된 프레임 원장(10)은 캐리어 기판으로부터 분리된다. 캐리어 기판과의 분리를 통해 반도체 칩(300)의 패드(310) 및 접착 버퍼층(200)의 표면은 노출된다. 노출된 표면을 근거로 고분자 접합층(510)이 형성된다. 고분자 접합층(510)은 접착 버퍼층(200)과 접합되며, 반도체 칩(300)의 패드(310)를 노출한다.
고분자 접합층(510)의 형성을 위해 반도체 칩(300)의 활성면(301)과 접착 버퍼층(200) 상에 절연성 고분자 필름을 배치시키고 이에 대한 열압착 공정을 수행한다. 열압착 공정은 절연성 고분자 필름에 소정의 압력을 인가하면서 열을 공급하는 공정이다.
인가되는 압력과 열은 제조하고자 하는 반도체 패키지의 종류에 따라 달리 설정될 수 있다. 특히, 압력은 반도체 칩(300)의 두께 및 몰딩층(400)의 두께와 프레임의 두께에 의존하는 특징을 가진다. 따라서, 당업자는 반도체 패키지 또는 프레임 원장의 휨 현상이 발생되지 않는 범위 내에서 압력을 인가할 수 있다.
또한, 절연성 고분자 필름으로 폴리이미드 필름을 이용하는 경우, 인가하는 열은 80℃ 내지 120℃로 설정됨이 바람직하다. 만일, 80℃ 미만의 온도로 열을 가하면 폴리이미드 필름이 금속 재질의 접착 버퍼층(200)에 충분히 접합하지 못하거나 접착을 위해 과도한 시간이 요구된다. 또한, 120℃의 온도를 상회하면, 폴리이미드 필름의 열변형이 발생될 수 있다.
절연성 고분자 필름에 대한 열압착 공정이 수행되면, 절연성 고분자 필름은 소정의 유동성을 가지고, 소정의 조도를 가지는 접착 버퍼층(200)에 용이하게 접착된다.
또한, 반도체 칩(300)은 반도체 재질을 가지나, 활성면(301)은 반도체 재질이 노출되지 않는 경우가 대부분이다. 통상의 반도체 재질인 실리콘의 경우, 대기 중에서 산소와 결합하여 SiO2를 형성하고, 반도체 제조공정에서 외부로 노출되는 활성면(301)에는 별도의 절연막으로 처리된다. 따라서, 반도체 칩(300)의 활성면(301)에서도 폴리이미드 필름은 용이하게 접착될 수 있다.
계속해서 형성된 절연성 고분자 필름에 대한 패터닝이 수행된다. 패터닝은 통상의 포토리소그래피 공정을 이용한다. 따라서, 절연성 고분자 필름 상에 포토레지스트를 도포하고, 노광 및 현상에 의해 포토레지스트 패턴을 형성한다. 또한, 형성된 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 수행하여, 패드(310)를 오픈한다. 이를 통해 패드(310)를 오픈하는 고분자 접합층(510)이 형성된다.
도 8을 참조하면, 고분자 접합층(510) 상에는 제1 배선층(520)이 형성된다.
제1 배선층(520)은 고분자 접합층(510) 상에 Cu, Ag 또는 Al의 금속막을 형성한 다음, 이에 대한 패터닝을 통해 형성될 수 있다.
계속해서 제1 배선층(520) 상에는 패시베이션층(530)이 형성된다. 상기 패시베이션층(530)도 절연성 고분자 필름으로 형성됨이 바람직하다. 또한, 패시베이션층(530)에 대한 선택적 식각을 통해 제1 배선층(520)의 일부를 노출하고, 노출된 부위에 외부 접합층(540)이 형성되고, 외부 접합층(540) 상에는 외부 연결단자(600)가 형성된다.
다만, 상기 도 8에서 제1 배선층(520) 상에 다른 고분자 접합층이 형성될 수 있다. 또한. 제1 배선층(520) 상에 별도의 고분자 접합층이 형성되며, 형성되는 고분자 접합층도 절연성 고분자 필름으로 형성됨이 바람직하며, 열압착 공정을 통해 형성됨이 바람직하다.
또한, 제1 배선층(520) 상에 형성되는 고분자 접합층 상에 별도의 다른 배선층이 형성될 수도 있다. 다른 배선층의 형성은 제1 배선층(520)의 형성에 사용된 공정이 사용된다. 즉, 증착에 의한 금속층의 형성과 이에 대한 선택적 식각을 통해 제1 배선층(520) 상에 별도의 배선층을 형성할 수 있다.
또한, 상기 외부 연결단자(600)는 솔더볼 또는 범프 임이 바람직하다.
상술한 과정을 통해 프레임 원장(10)의 내에서 반도체 칩(300)이 실장되고, 관통공들을 매립하는 몰딩층(400)이 형성된다. 또한, 프레임 원장(10) 상에는 접착 버퍼층(200)이 형성되고, 고분자 접합층(510)은 접착 버퍼층(200)에 열압착을 통해 용이하게 접착된다. 이를 통해 재배선층(500)을 용이하게 형성할 수 있다.
이어서, 컷팅 라인 A-A'를 따라 프레임 원장(10)을 컷팅하여 상기 도 1에 도시된 개별화된 반도체 패키지를 얻을 수 있다.
상술한 본 발명에서 프레임 상에 형성되는 재배선층에는 고분자 접합층이 포함된다. 또한, 프레임과 재배선층 사이에는 접착 버퍼층이 형성된다. 접착 버퍼층에 의해 재배선층이 고분자 접합층은 용이하게 접합된다. 다수의 프레임들로 구성된 원장 프레임에서 재배선층의 형성을 위해 산화물 등을 코팅하거나 증착하는 종래 기술은 산화물의 두께의 균일성을 확보하기 곤란하고, 이후의 컷팅 공정에서 이물(particle)의 발생을 초래한다.
이를 개선하기 위해 본 발명에서는 재배선층에 증착된 산화물 대신 절연성 고분자를 부착하여 사용한다. 또한, 플레임에 절연성 고분자 필름인 고분자 접합층을 도입할 경우, 접착력이 저하되는 문제를 해결하기 위해 프레임과 고분자 접합층 사이에 접착 버퍼층이 사용된다. 이를 통해 고분자 접합층은 용이하게 프레임에 접합될 수 있다.
고분자 접합층을 필름 형태로 사용함에 따라 재배선층의 두께의 균일도를 향상할 수 있으며, 제조단가를 절감할 수 있다. 또한, 컷팅시 발생되는 이물의 발생을 방지하여 수율의 향상에 기여할 수 있다.
100 : 프레임 200 : 접착 버퍼층
300 : 반도체 칩 400 : 몰딩층
500 : 재배선층 510 : 고분자 접합층
600 : 외부 연결단자

Claims (16)

  1. 프레임 상에 형성되는 접착 버퍼층;
    상기 접착 버퍼층 상에 형성되고, 절연성 고분자 필름으로 제공되는 고분자 접합층; 및
    상기 고분자 접합층 상에 형성된 배선층을 포함하고,
    상기 접착 버퍼층은 금속 박막 또는 나노 입자막이며, 상기 나노 입자막은 TiO2 또는 SiO2를 포함하는 것을 특징으로 하는 반도체 패키지의 재배선 구조.
  2. 삭제
  3. 제1항에 있어서, 상기 접착 버퍼층은 0.1 um 내지 5 um의 두께를 가지는 것을 특징으로 하는 반도체 패키지의 재배선 구조.
  4. 제1항에 있어서, 상기 절연성 고분자 필름은 폴리이미드를 포함하는 것을 특징으로 하는 반도체 패키지의 재배선 구조.
  5. 제1항에 있어서, 상기 프레임은 절연 세라믹 또는 반도체 재질의 세라믹을 포함하고,
    상기 절연 세라믹은, 소다라임 글라스 또는 사파이어이고, 상기 반도체 재질의 세라믹은 실리콘, ZnO, GaN 또는 GaAs를 포함하는 것을 특징으로 하는 반도체 패키지의 재배선 구조.
  6. 관통공을 가지는 프레임;
    상기 프레임 상에 형성된 접착 버퍼층;
    상기 프레임의 관통공에 배치된 반도체 칩;
    상기 관통공에 배치된 상기 반도체 칩을 매립하는 몰딩층;
    상기 반도체 칩의 활성면 상의 패드와 전기적으로 연결되고, 상기 접착 버퍼층 상에 형성된 재배선층을 포함하고,
    상기 반도체 칩의 패드가 형성된 면에 대향하는 배면은 몰딩층으로 차폐되고, 상기 재배선층과 상기 프레임 사이에는 상기 접착 버퍼층이 배치되며,
    상기 접착 버퍼층은 금속 박막 또는 나노 입자막이고, 상기 나노 입자막은 TiO2 또는 SiO2를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서, 상기 프레임은 절연 세라믹 또는 반도체 재질의 세라믹을 포함하고,
    상기 절연 세라믹은, 소다라임 글라스 또는 사파이어이고, 상기 반도체 재질의 세라믹은 실리콘, ZnO, GaN 또는 GaAs를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서, 상기 재배선층은
    상기 접착 버퍼층 상에 형성된 고분자 접합층; 및
    상기 고분자 접합층 상에 형성된 배선층을 포함하고,
    상기 고분자 접합층은 절연성 고분자 필름이며, 상기 절연성 고분자 필름은 폴리이미드를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 제6항에 있어서, 상기 접착 버퍼층은 0.1 um 내지 5 um의 두께를 가지는 것을 특징으로 하는 반도체 패키지.
  12. 제6항에 있어서, 상기 접착 버퍼층은 상기 반도체 칩의 활성면과 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  13. 접착 버퍼층이 형성된 프레임 원장을 제공하는 단계;
    상기 프레임 원장의 관통공에 반도체 칩을 배치하는 단계;
    상기 관통공 내에 배치된 상기 반도체 칩을 차폐하는 몰딩층을 형성하는 단계;
    상기 접착 버퍼층과 상기 반도체 칩의 활성면 상에 고분자 접합층을 형성하는 단계; 및
    상기 고분자 접합층 상에 제1 배선층을 형성하여 상기 반도체 칩의 활성면 상의 패드와 전기적으로 연결시키는 단계를 포함하는 반도체 패키지의 제조방법.
  14. 제13항에 있어서, 상기 프레임 원장을 제공하는 단계는
    상기 프레임 원장 상에 접착 버퍼층을 형성하는 단계; 및
    상기 접착 버퍼층이 형성된 프레임 원장을 관통하는 관통공을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 삭제
  16. 제13항에 있어서, 상기 고분자 접합층을 형성하는 단계는
    절연성 고분자 필름을 상기 접착 버퍼층과 상기 반도체 칩의 활성면 상에 배치시키고 열압착 공정을 수행하는 단계; 및
    상기 접착 버퍼층 상에 부착된 상기 절연성 고분자 필름을 패터닝하여, 상기 반도체 칩의 상기 패드를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
KR1020170031359A 2016-11-28 2017-03-13 재배선층을 가지는 반도체 패키지 및 이의 제조방법 KR101870169B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020160159624 2016-11-28
KR20160159624 2016-11-28
KR20170002543 2017-01-06
KR1020170002543 2017-01-06

Publications (2)

Publication Number Publication Date
KR20180060897A KR20180060897A (ko) 2018-06-07
KR101870169B1 true KR101870169B1 (ko) 2018-06-22

Family

ID=62195021

Family Applications (6)

Application Number Title Priority Date Filing Date
KR1020170028060A KR101897520B1 (ko) 2016-11-28 2017-03-06 신뢰성을 가지는 반도체 패키지 및 이의 제조방법
KR1020170028054A KR101870153B1 (ko) 2016-11-28 2017-03-06 절연 프레임을 이용한 반도체 패키지 및 이의 제조방법
KR1020170028058A KR101870157B1 (ko) 2016-11-28 2017-03-06 절연 프레임을 이용하여 제조된 반도체 패키지 및 이의 제조방법
KR1020170031332A KR101870164B1 (ko) 2016-11-28 2017-03-13 칩 패키지 및 이의 제조방법
KR1020170031314A KR101870161B1 (ko) 2016-11-28 2017-03-13 반도체 패키지 및 이의 제조방법
KR1020170031359A KR101870169B1 (ko) 2016-11-28 2017-03-13 재배선층을 가지는 반도체 패키지 및 이의 제조방법

Family Applications Before (5)

Application Number Title Priority Date Filing Date
KR1020170028060A KR101897520B1 (ko) 2016-11-28 2017-03-06 신뢰성을 가지는 반도체 패키지 및 이의 제조방법
KR1020170028054A KR101870153B1 (ko) 2016-11-28 2017-03-06 절연 프레임을 이용한 반도체 패키지 및 이의 제조방법
KR1020170028058A KR101870157B1 (ko) 2016-11-28 2017-03-06 절연 프레임을 이용하여 제조된 반도체 패키지 및 이의 제조방법
KR1020170031332A KR101870164B1 (ko) 2016-11-28 2017-03-13 칩 패키지 및 이의 제조방법
KR1020170031314A KR101870161B1 (ko) 2016-11-28 2017-03-13 반도체 패키지 및 이의 제조방법

Country Status (4)

Country Link
US (1) US11062990B2 (ko)
KR (6) KR101897520B1 (ko)
CN (1) CN209641645U (ko)
WO (6) WO2018097409A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158616B2 (en) 2018-11-07 2021-10-26 Samsung Electronics Co., Ltd. Semiconductor package with first and second encapsulants

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019091728A1 (de) * 2017-11-10 2019-05-16 Lpkf Laser & Electronics Ag Verfahren und vorrichtung zur integration von halbleiter-wafern
US20200051938A9 (en) * 2017-12-18 2020-02-13 China Wafer Level Csp Co., Ltd. Fingerprint chip packaging method and fingerprint chip package
CN109346415B (zh) * 2018-09-20 2020-04-28 江苏长电科技股份有限公司 封装结构选择性包封的封装方法及封装设备
US11264334B2 (en) * 2018-12-27 2022-03-01 Nanya Technology Corporation Package device and method of manufacturing the same
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
KR20210025949A (ko) 2019-08-28 2021-03-10 삼성전자주식회사 반도체 패키지
KR102594673B1 (ko) * 2020-01-13 2023-10-27 해성디에스 주식회사 반도체 패키지 및 그 제조 방법
CN113207244A (zh) * 2020-02-03 2021-08-03 奥特斯奥地利科技与系统技术有限公司 制造部件承载件的方法及部件承载件
US11716117B2 (en) * 2020-02-14 2023-08-01 Texas Instruments Incorporated Circuit support structure with integrated isolation circuitry
CN111508902B (zh) * 2020-04-26 2021-09-10 全球能源互联网研究院有限公司 一种绝缘结构、包覆芯片周缘的绝缘件及其制备方法
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip
CN111463178B (zh) * 2020-06-22 2020-10-09 珠海越亚半导体股份有限公司 一种散热嵌埋封装方法
KR20220000753A (ko) 2020-06-26 2022-01-04 삼성전자주식회사 반도체 패키지, 및 이를 가지는 적층 패키지 모듈
KR20220007255A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지
CN112908943A (zh) * 2021-01-12 2021-06-04 华为技术有限公司 一种埋入式封装结构及其制备方法、终端设备
US11824032B2 (en) * 2021-03-18 2023-11-21 Taiwan Semiconductor Manufacturing Company Limited Die corner removal for underfill crack suppression in semiconductor die packaging
KR20220131114A (ko) 2021-03-19 2022-09-27 코웨이 주식회사 공기청정기
CN118104131A (zh) * 2022-08-29 2024-05-28 京东方科技集团股份有限公司 滤波器及其制备方法、电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071872A (ja) * 2002-08-07 2004-03-04 Denso Corp 電子装置
US20070126122A1 (en) * 2004-05-06 2007-06-07 Michael Bauer Semiconductor device with a wiring substrate and method for producing the same
KR20080095290A (ko) * 2006-02-15 2008-10-28 텍사스 인스트루먼츠 인코포레이티드 반도체 장치 및 그 제조 방법
KR20100011648A (ko) * 2008-07-25 2010-02-03 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
JP2011003758A (ja) * 2009-06-19 2011-01-06 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
KR20140140256A (ko) * 2013-05-29 2014-12-09 주식회사 네패스 지지프레임 및 이를 이용한 반도체패키지 제조방법
JP5875102B2 (ja) * 2011-08-26 2016-03-02 株式会社Ｓｔｅｑ 半導体モジュールの製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2984068B2 (ja) * 1991-01-31 1999-11-29 株式会社日立製作所 半導体装置の製造方法
JPH05129482A (ja) * 1991-08-27 1993-05-25 Kyocera Corp 電子部品収納用パツケージ
JPH0730017A (ja) * 1993-07-13 1995-01-31 Seiko Epson Corp 半導体装置
JPH07266767A (ja) * 1994-03-31 1995-10-17 Ibiden Co Ltd 非接触型ｉｃカード及び非接触型ｉｃカードの製造方法
JPH11135526A (ja) * 1997-10-31 1999-05-21 Matsushita Electric Works Ltd 半導体装置の製造方法
JP3998984B2 (ja) * 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
JP4127390B2 (ja) * 2003-07-30 2008-07-30 京セラ株式会社 半導体素子収納用パッケージおよび半導体装置
KR100764461B1 (ko) * 2006-03-27 2007-10-05 삼성전기주식회사 버퍼층을 갖는 반도체 패키지
KR100891330B1 (ko) * 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법
US20080237828A1 (en) * 2007-03-30 2008-10-02 Advanced Chip Engineering Technology Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same
KR20090039407A (ko) * 2007-10-18 2009-04-22 삼성테크윈 주식회사 반도체 패키지 및 그 제조방법
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR101269903B1 (ko) * 2011-06-27 2013-05-31 주식회사 심텍 다이스택 패키지 및 제조 방법
CN103703874A (zh) * 2011-07-13 2014-04-02 揖斐电株式会社 电子部件内置电路板及其制造方法
KR101952844B1 (ko) * 2011-09-14 2019-02-28 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
DE112013002672T5 (de) * 2012-05-25 2015-03-19 Nepes Co., Ltd Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
KR101362714B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR20140111523A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101601388B1 (ko) * 2014-01-13 2016-03-08 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
SG11201605964QA (en) * 2014-01-27 2016-08-30 Corning Inc Treatment of a surface modification layer for controlled bonding of thin sheets with carriers
US9754897B2 (en) 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
KR101634067B1 (ko) * 2014-10-01 2016-06-30 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101672619B1 (ko) * 2015-01-29 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
CN107851616B (zh) * 2015-07-28 2020-07-31 京瓷株式会社 布线基板以及电子装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071872A (ja) * 2002-08-07 2004-03-04 Denso Corp 電子装置
US20070126122A1 (en) * 2004-05-06 2007-06-07 Michael Bauer Semiconductor device with a wiring substrate and method for producing the same
KR20080095290A (ko) * 2006-02-15 2008-10-28 텍사스 인스트루먼츠 인코포레이티드 반도체 장치 및 그 제조 방법
KR20100011648A (ko) * 2008-07-25 2010-02-03 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
JP2011003758A (ja) * 2009-06-19 2011-01-06 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP5875102B2 (ja) * 2011-08-26 2016-03-02 株式会社Ｓｔｅｑ 半導体モジュールの製造方法
KR20140140256A (ko) * 2013-05-29 2014-12-09 주식회사 네패스 지지프레임 및 이를 이용한 반도체패키지 제조방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
일본 공개특허공보 특개2011-003758호(2011.01.06.) 1부. *
일본 특허공보 특허 제 5875102호(2016.03.02.) 1부. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158616B2 (en) 2018-11-07 2021-10-26 Samsung Electronics Co., Ltd. Semiconductor package with first and second encapsulants

Also Published As

Publication number Publication date
KR101870153B1 (ko) 2018-06-25
KR20180060891A (ko) 2018-06-07
KR101870157B1 (ko) 2018-06-25
KR20180060897A (ko) 2018-06-07
WO2018097414A1 (ko) 2018-05-31
WO2018097412A1 (ko) 2018-05-31
WO2018097410A1 (ko) 2018-05-31
KR20180060895A (ko) 2018-06-07
WO2018097408A1 (ko) 2018-05-31
US11062990B2 (en) 2021-07-13
WO2018097413A1 (ko) 2018-05-31
KR101897520B1 (ko) 2018-09-12
KR101870161B1 (ko) 2018-06-25
WO2018097409A1 (ko) 2018-05-31
KR101870164B1 (ko) 2018-07-19
KR20180060889A (ko) 2018-06-07
US20190295944A1 (en) 2019-09-26
KR20180060896A (ko) 2018-06-07
CN209641645U (zh) 2019-11-15
KR20180060890A (ko) 2018-06-07

Similar Documents

Publication Publication Date Title
KR101870169B1 (ko) 재배선층을 가지는 반도체 패키지 및 이의 제조방법
US7968992B2 (en) Multi-chip package structure and method of fabricating the same
US4486945A (en) Method of manufacturing semiconductor device with plated bump
WO2017128567A1 (zh) 双面扇出型晶圆级封装方法及封装结构
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
US8765531B2 (en) Method for manufacturing a metal pad structure of a die, a method for manufacturing a bond pad of a chip, a die arrangement and a chip arrangement
US11081415B2 (en) Method for manufacturing electronic package
US10734337B2 (en) Semiconductor package device having glass transition temperature greater than binding layer temperature
US20160329261A1 (en) Electronic device and fabrication method thereof
US20130056141A1 (en) Die package including encapsulated die and method of manufacturing the same
TWI500090B (zh) 半導體封裝件之製法
JP4106438B2 (ja) 多層微細配線インターポーザおよびその製造方法
TWI503933B (zh) 半導體封裝件及其製法
TW201738974A (zh) 半導體裝置之中介層製造方法
US20080150128A1 (en) Heat dissipating chip structure and fabrication method thereof and package having the same
KR20170120752A (ko) 반도체 소자 및 그 제조 방법
US20200381345A1 (en) Semiconductor device package and method for manufacturing the same
TW201637139A (zh) 電子封裝結構及電子封裝件之製法
TWI529898B (zh) 半導體封裝件及其製法
CN111490025B (zh) 电子封装件及其封装基板与制法
KR102218736B1 (ko) 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지
US9373587B2 (en) Stacked electronic device
TWI658520B (zh) 以大板面製程製作晶粒凸塊結構之方法
US20220319829A1 (en) Assemblies used for embedding integrated circuit assemblies, and their uses and method of fabrication thereof
TWI518853B (zh) 半導體封裝件及其製法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant