KR102594673B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지는 반도체 패키지는 기판에 형성된 캐비티의 내부에 수용되는 반도체 칩과, 금속 소재를 포함하며 기판과 반도체 칩의 상면의 전체를 덮도록 배치된 몰딩층과, 기판과 반도체 칩의 하면에 배치된 배선부를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and making method thereof}
실시예들은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 롤투롤 공정의 적용이 가능한 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 고기능화, 소형화되고 있으며, 전자 부품의 고밀도 집적화 및 고밀도 실장화가 요구되고 있다. 이에 따라, 전자기기에 사용되는 반도체 패키지의 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 패널 레벨 패키지(Panel Level Package; PLP) 및 이의 제조 방법에 대한 연구 및 개발이 이루어지고 있다.
패널 레벨 패키지 공정이란 절단되지 않은 패널 상태에서 패키징을 수행한 다음, 반도체 칩으로 절단(dicing)하는 공정을 의미할 수 있다. 예를 들면, 약 400 ~ 700 mm 정도의 크기를 갖는 각형(角型)의 패널 단위로 패키지를 제작할 수 있으며, 이러한 공정을 통해 생산성 및 원가 경쟁력을 향상시킬 수 있다.
한편, 최근 릴투릴(reel-to-reel) 또는 롤투롤(roll-to-roll) 방식의 반도체 패키지 공정을 개발하는 추세이며, 이를 통해 박형화된 반도체 패키지를 구현할 수 있다. 일반적으로 롤투롤 공정은 여러 개의 휘어질 수 있는 플라스틱이나 금속박에서 전자부품을 만드는 기술을 구현하기 위한 공정이다. 반도체 패키지에 있어서도 이러한 릴투릴(롤투롤) 공정을 적용하여 대량생산을 더 효율화시키기 위한 연구 개발이 이루어지고 있다. 예를 들면, 반도체 패키지에 사용되는 기판도 박형화가 진행되면서, 제조 공정상 휠(wheel)에 감고 푸는 과정을 거치는 릴투릴 공정이 가능하다.
반도체 패키지에 있어서, 예를 들면, 구리와 레진(resin)을 릴(reel)에 감아서 릴투릴 공정으로 제조할 수 있다. 이러한 방식에 의해 기판에 가해지는 열과 압력이 균일하게 관리될 수 있다. 릴투릴 공정을 적용하여 대량생산할 경우, 단위 패널 공정에 비하여 제조 비용이 20 내지 60 %까지 절감될 수 있다.
따라서 전술한 바와 같은 패널 레벨 패키지(PLP)의 경우에도 단위 패널에 대한 공정 보다는 제조비용을 더 절감할 수 있도록 롤투롤 공정의 적용이 가능한 릴 레벨 패키지(Reel Level Package) 기술의 개발이 요구된다.
하지만, 종래의 패널 레벨 패키지에 롤투롤 연속공정을 적용한다면, 수지와 실리카(silica)로 구성된 충전층(예; EMC, Epoxy Molding Compound)에 크랙(crack)이 발생하는 문제점이 있다. 이러한 크랙은 미세한 크기로 발생하더라도 습식(wet) 공정 시 약품의 새어나감(leakage), 층간 박리(delamination)와 같은 현상을 유발함으로써 제품 신뢰성을 저하시킨다. 층간 따라서 롤투롤 공정을 패널 레벨 패키징에 적용하기 위한 방안이 요구되며, 특히 유연성(flexibility)을 갖는 반도체 패키지 기술이 필요하다.
또한 일반적인 패널 레벨 패키지에 의하면 기판의 캐비티에 반도체 칩을 배치하고, 반도체 칩과 캐비티의 벽 사이의 빈 공간에 다양한 유전체(dielectric)를 충전함으로써 반도체 칩을 고정한다. 일반적인 수지 경화체 소재는 반도체 칩과 캐비티의 벽 사이의 좁은 공간에 충전하는 공정을 실시하기가 어렵다. 또한 수지 경화체 소재를 충전한 이후에 수지를 경화시키기 위해 열을 가하는 과정에서 수지 경화체 소재에 보이드(void, 내부가 빈 공간)와 플래쉬(flash, 퍼짐)와 같은 불량이 발생하거나, 다른 지지체에 잔사가 남는 등의 문제가 발생한다.
실시예들은 롤투롤 공정으로 제작할 수 있는 반도체 패키지 및 롤투롤 공정에 의해 반도체 패키지를 제조하는 방법을 제공한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 범위가 한정되는 것은 아니다.
일 실시예에 관한 반도체 패키지는 반도체 패키지는 기판에 형성된 캐비티의 내부에 수용되는 반도체 칩과, 금속 소재를 포함하며 기판과 반도체 칩의 상면의 전체를 덮도록 배치된 몰딩층과, 기판과 반도체 칩의 하면에 배치된 배선부를 포함한다.
몰딩층은 구리(Cu)를 포함하며, 도금 공정에 의해 기판과 반도체 칩의 상면의 전체를 덮도록 배치될 수 있다.
몰딩층의 상면의 전체를 덮도록 배치된 외곽보호층을 더 포함할 수 있다.
배선부는 기판과 반도체 칩의 하면에 배치되는 절연층 및 재배선을 포함할 수 있다.
절연층은 기판과 반도체 칩의 하면에 부착되는 제1 절연층과, 제1 절연층의 하면에 부착되는 제2 절연층과, 제2 절연층의 하면에 부착되는 배선보호층을 포함할 수 있다.
제2 절연층은 제1 절연층의 하면에 형성된 재배선을 덮도록 부착될 수 있으며, 제1 절연층에는 재배선과 반도체 칩을 전기적으로 연결하는 비아가 형성될 수 있다.
배선보호층은 제2 절연층의 하면에 형성된 재배선패드를 덮도록 부착될 수 있다.
제1 절연층은 PID(photo imageable dielectric)를 포함할 수 있고, 제2 절연층은 프리프레그를 포함할 수 있다.
다른 실시예에 관한 반도체 패키지의 제조 방법은 캐비티를 포함하는 기판을 준비하는 단계와, 캐비티의 내부에 반도체 칩을 배치하는 단계와, 기판과 캐비티의 상면의 전체를 덮는 몰딩층을 금속 소재를 이용한 도금 공정으로 형성하는 단계와, 기판과 반도체 칩의 하면에 배선부를 형성하는 단계를 포함한다.
반도체 패키지의 제조 방법은 몰딩층의 상면을 덮도록 외곽 보호층을 배치하는 단계를 더 포함할 수 있다.
몰딩층의 금속 소재는 구리(Cu)를 포함할 수 있다.
반도체 패키지의 제조 방법은 반도체 칩을 배치하는 단계의 이후 및 몰딩층을 도금 공정으로 형성하는 단계의 이전에 기판과 캐비티의 상면의 전체에 대하여 스퍼터링 공법을 적용하여 금속박막인 예비층을 형성하는 단계를 더 포함할 수 있다.
배선부를 형성하는 단계는 기판과 반도체 칩의 하면에 배치되는 절연층을 형성하는 단계와 재배선을 형성하는 단계를 포함할 수 있다.
절연층을 형성하는 단계는, 기판과 반도체 칩의 하면에 제1 절연층을 형성하는 단계와,
제1 절연층의 하면에 제2 절연층을 형성하는 단계와, 제2 절연층의 하면에 배선보호층을 형성하는 단계를 포함할 수 있다.
제2 절연층은 제1 절연층의 하면에 형성된 재배선을 덮도록 부착될 수 있으며, 제1 절연층에는 재배선과 반도체 칩을 전기적으로 연결하는 비아가 형성될 수 있다.
배선보호층은 제2 절연층의 하면에 형성된 재배선패드를 덮도록 부착될 수 있다.
제1 절연층은 PID(photo imageable dielectric)를 포함할 수 있고, 제2 절연층은 프리프레그를 포함할 수 있다.
상술한 바와 같은 실시예들에 관한 반도체 패키지 및 그 제조 방법에 의하면 구리와 같은 금속소재를 이용한 도금 공정을 통해 반도체 칩과 기판의 상면의 전체를 덮는 몰딩층이 형성된다. 따라서 열을 가하여 경화시켜야 하는 수지 경화체를 사용하지 않고도 도금 공정에 의해 형성된 몰딩층으로 반도체 칩을 완벽히 매립함으로써 반도체 패키지를 제조할 수 있다.
또한 도금 공정을 이용하여 몰딩층을 형성하므로 반도체 패키지의 제조 공정 중에 수지 경화체의 경화를 위해 열을 가할 필요가 없어서 반도체 패키지의 치수 변형 현상이 발생하지 않는다. 또한 몰딩층에 수지를 사용하지 않음으로 인하여 보이드나 플래쉬와 같은 불량이 발생하지 않는다.
도 1은 일 실시예와 비교하기 위한 비교예로서 패널 레벨 패키지의 구조를 개략적으로 도시하는 단면도이다.
도 2는 일 실시예에 관한 반도체 패키지의 구조를 개략적으로 도시한 단면도이다.
도 3a, 및 도 3b 내지 도 10은 일 실시예에 관한 반도체 패키지의 제조 과정의 각 단계들을 개략적으로 도시한 공정도이다.
본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 일 실시예와 비교를 위하여 출원인이 특별히 제작한 비교예에 의한 패널 레벨의 반도체 패키지(10)의 구조를 개략적으로 도시하는 단면도이다. 또는 도 1은 웨이퍼 레벨 패키지(Wafer Level Package, WPL) 구조에도 적용될 수 있다.
비교예에 관한 반도체 패키지(10)에 관한 설명의 적어도 일부는 이하에서 설명될 일 실시예에 관한 반도체 패키지(100)에 적용될 수 있다. 예를 들면, 비교예에 관한 반도체 패키지(10)의 적어도 일부 구성요소는 일 실시예에 관한 반도체 패키지(100)에 포함될 수 있다.
도 1을 참조하면, 비교예에 관한 반도체 패키지(10)는 반도체 칩(20), 배선부(30), 충전층(40), 및 외부 연결단자(50)를 포함할 수 있다. 배선부(30)는 절연층(31), 배선층(33), 및 배선보호층(34)을 포함한다.
반도체 칩(20)은 회로가 형성되는 활성영역을 포함하는 활성면 또는 소자 회로면(element circuit surface)을 가지며, 활성면에는 외부와 신호를 교환하기 위한 접속 패드(21)가 형성될 수 있다.
반도체 칩(20)은 배선부(30) 상에 실장되며, 접속 패드(21)를 통해 배선부(30)의 배선층(33)과 전기적으로 연결된다.
배선부(30)는 반도체 칩(20)과 외부 연결단자(50)를 전기적으로 연결할 수 있다. 예를 들어, 배선부(30)에서 절연층(31)이 반도체 칩(20)과 배선층(33)의 사이에 배치되며, 배선층(33)이 반도체 칩(20)의 접속 패드(21)에 전기적으로 접속될 수 있다.
배선층(33)은 예를 들면, 구리 등의 도전성 금속으로 이루어질 수 있으며, 배선층(33)의 일부는 반도체 칩(20)의 주변 영역에까지 인출될 수 있다. 예를 들면 배선층(33)은 절연층(31)에 형성된 도전부(conductive parts; 32) 또는 비아홀부(via hole parts)를 통해 반도체 칩(20)의 접속 패드(21)에 접속될 수 있다. 도전부(32)는 예를 들면, 배선층(33)과 일괄하여 형성될 수 있으며, 배선층(33)과 일체화될 수 있다.
배선층(33)의 소정의 위치에는 외부 연결단자(50)가 복수 개 형성되어 배선층(33)이 외부 연결단자(50)에 접속될 수 있다.
외부 연결단자(50)는 배선부(30)와 전기적으로 연결되어, 반도체 패키지(10)가 외부 회로에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 상기 외부 연결단자(50)는 일측이 상기 배선층(33)에 접속되고, 타측이 외부에 노출될 수 있다. 외부 연결단자(50)는 예를 들면 솔더볼(solder ball)을 포함할 수 있다.
외부 연결단자(50)와의 접합부를 제외한 배선층(33) 상에는, 배선보호층(34)이 형성된다. 배선보호층(34)은 솔더 레지스트층(solder resist layer)을 포함할 수 있다.
배선부(30)는 반도체 칩(20)을 재배선하여 회로를 형성할 수 있다. 즉, 반도체 칩(20)이 배선부(30)에 의해 재배선(redistribution)됨으로써 반도체 패키지(10)는 팬-아웃(fan-out) 구조를 가질 수 있다. 이를 통해 반도체 칩(20)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.
한편, 비교예에 관한 반도체 패키지(10)는 프레임부(60)를 더 포함할 수 있다. 예를 들면, 프레임부(60)에 형성된 수용부에 반도체 칩(20)이 실장된다. 예를 들면, 프레임부(60)는 팬아웃 패키지의 그라운드(GND)로 이용될 수 있다. 즉, 프레임부(60)는 팬아웃 패키지 내부에 실장된 내장접지면(EGP; Embedded Ground Plane)으로 사용될 수 있다.
일 실시예와 비교하기 위한 비교예에 따른 반도체 패키지(10)는 반도체 칩(20)과 프레임부(60)의 상면을 덮는 충전층(40)을 포함한다. 충전층(40)은 반도체 칩(20)과 프레임부(60)를 밀봉할 수 있다. 충전층(40)은 반도체 칩(20), 배선부(30), 및 프레임부(60)를 일체화시킬 수 있다.
비교예에 관한 반도체 패키지(10)의 충전층(40)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함한다. 또는 충전층(40)은 수지와 실리카(silica)를 포함한다. 충전층(40)은 몰딩 공정으로 형성된다.
한편, 일 실시예와 비교하기 위한 비교예에 관한 반도체 패키지(10)의 제조방법은 반도체 칩(20)의 활성면(또는 소자 회로면)의 반대측면을 접착제로 지지판에 고정시키고, 반도체 칩(20)의 활성면을 덮도록 절연층(31)을 단층으로 형성할 수 있다. 단층의 절연층(31) 상에 구리 등의 도전성 금속으로 배선층(33)을 형성하되, 배선층(33)이 도전부(32)를 통해 접속 패드(21)에 접속되도록 도전부(32)와 배선층(33)을 일괄 형성할 수 있다.
하지만 상술한 바와 같은 비교예에 관한 패널 레벨 반도체 패키지(10)를 제조하기 위하여 롤투롤 연속공정을 적용한다면, 수지와 실리카(silica)로 구성된 충전층(예; EMC, Epoxy Molding Compound)에 크랙(crack)이 발생하는 문제점이 있다. 이러한 크랙은 미세한 크기로 발생하더라도 습식(wet) 공정 시 약품의 새어나감(leakage), 층간 박리(delamination)와 같은 현상을 유발함으로써 제품 신뢰성을 저하시킨다. 층간 따라서 롤투롤 공정을 패널 레벨 패키징에 적용하기 위한 방안이 요구되며, 특히 유연성(flexibility)을 갖는 반도체 패키지 기술이 필요하다.
상술한 바와 같은 비교예에 관한 패널 레벨 패키지에 의하면 기판의 캐비티에 반도체 칩을 배치하고, 반도체 칩과 캐비티의 벽 사이의 빈 공간에 다양한 유전체(dielectric)를 포함하는 수지 경화체 소재를 충전하는 방식으로 충전층을 형성하여 반도체 칩을 고정한다. 일반적으로 반도체 칩과 캐비티의 벽 사이의 좁은 공간에 수지 경화체 소재를 충전하는 공정은 실시하기가 어렵다. 또한 수지 경화체 소재를 충전한 이후에 수지를 경화시키기 위해 열을 가하는 과정에서 수지 경화체 소재에 보이드(void, 내부가 빈 공간)와 플래쉬(flash, 퍼짐)와 같은 불량이 발생하거나, 다른 지지체에 잔사가 남는 등의 문제가 발생한다.
도 2는 일 실시예에 관한 반도체 패키지(100)의 구조를 개략적으로 도시한 단면도이다.
도 2에 나타난 실시예에 관한 반도체 패키지(100)는 반도체 칩(120), 배선부(130), 몰딩층(140), 및 몰딩층(140)의 상면에 배치된 외곽보호층(190)을 포함한다.
도 2에 도시된 실시예에 관한 반도체 패키지(100)의 구조를 적용하면 밀봉용 수지 경화체를 사용하지 않아 열을 가할 필요가 없으므로 반도체 패키지(100)에 치명적인 치수 변형이 발생하지 않으며, 밀봉용 수지 경화체를 사용하지 않음으로 인하여 보이드나 플래쉬와 같은 현상도 발생하지 않는다.
배선부(130)는 제1 절연층(131), 제2 절연층(133), 재배선(134), 재배선패드(136), 및 배선보호층(137)을 포함할 수 있다.
반도체 패키지(100)에 내장되는 반도체 칩(120)은 배선부(130) 상에 실장된다. 반도체 칩(120)은 전극 패드(121) 및 비아(132)를 통해 배선부(130)의 재배선(134)과 전기적으로 연결된다.
반도체 칩(120)은 집적 회로(Integrated Circuit, IC) 또는 다이(Die)일 수 있다. 반도체 칩(120)은 회로가 형성되는 활성영역을 포함하는 활성면을 가지며, 활성면에는 외부와 신호를 교환하기 위한 전극 패드(121)가 형성될 수 있다.
일 예를 들면, 전극 패드(121)는 반도체 칩(120)과 일체로 형성될 수 있다. 다른 예를 들면, 전극 패드(121)는 반도체 칩(120)과 일체로 형성되지 않고 반도체 칩(120)의 일 면에 부착되는 범프일 수도 있다. 전극 패드(121)는 도전성 물질을 포함하며, 예를 들어 알루미늄(Al) 등의 금속을 포함할 수 있다.
반도체 칩(120)은 기판(110)에 형성된 캐비티(110c)의 내부에 수용될 수 있다. 반도체 칩(120)은 캐비티의 내부에 임베디드(embedded) 방식으로 내장될 수 있다. 예를 들면, 사각형의 패널 또는 기판(110)에 구멍을 뚫어 캐비티를 형성하고, 반도체 칩(120)을 캐비티의 내부에 배치할 수 있다.
반도체 칩(120)의 높이는 캐비티의 높이와 같거나 캐비티의 높이보다 낮게 형성된다.
일 실시예로서 기판(110)은 폴리이미드(polyimide) 소재의 절연층의 양면에 구리(Cu) 소재의 얇은 판상의 금속층이 접합되어 형성된 동박적층필름(copper clad laminate, CCL) 또는 연성동박적층필름(flexible copper clad laminate, FCCL)을 포함할 수 있다.
배선부(130)는 제1 절연층(131), 제2 절연층(133), 재배선(134), 재배선패드(136), 및 배선보호층(137)을 포함한다. 배선부(130)는 반도체 칩(120)과 외부 연결단자(미도시)를 전기적으로 연결할 수 있다.
제1 절연층(131)은 반도체 칩(120) 및 기판(110)의 하면에 배치되며, 반도체 칩(120)과 재배선(134)의 사이에 위치된다. 다시 말하면 제1 절연층(131)은 반도체 칩(120)의 전극 패드(121)가 있는 면에 부착된다. 제1 절연층(131)에서 전극 패드(121)에 대응하는 위치에, 제1 절연층(131)을 관통하도록 비아(132)가 형성된다. 도전성 물질로 형성된 비아(132)를 통해 반도체 칩(120)의 전극 패드(121)와 재배선(134)이 접속할 수 있다.
제1 절연층(131)은 감광성 절연막으로서, 예를 들어 PID(photo imageable dielectric)를 포함할 수 있다. 제1 절연층(131)은 광반응을 위해 광경화 개시제 및 광반응 물질을 포함할 수 있다. 또한 제1 절연층(131)은 열경화를 위해 열경화성 수지(예; 에폭시) 및 경화제를 포함할 수 있다.
제1 절연층(131)의 하면에 재배선(134)이 형성되며, 재배선(134)을 덮도록 제2 절연층(133)이 배치된다. 재배선(134)은 구리 등의 도전성 금속으로 형성될 수 있다. 재배선(134)은 제1 절연층(131)에 형성된 비아(132)를 통해 반도체 칩(120)의 전극 패드(121)에 접속될 수 있다.
제2 절연층(133)은 제1 절연층(131)의 하면에 부착되며 상기 재배선(134)을 덮을 수 있다. 재배선(134)과 제1 절연층(131)이 접촉하는 면과, 제2 절연층(133)과 제1 절연층(131)이 접촉하는 면은 동일 평면일 수 있다. 또한 재배선(134)의 일부분은 제1 절연층(131)을 관통하는 비아(132)와 접촉할 수 있다.
또한 재배선(134)의 일부로서 제2 절연층(133)을 관통하는 비아(135)가 형성된다. 재배선(134)과 재배선(134)의 하부에 위치하는 재배선패드(136)가 비아(135)를 통해 서로 접속할 수 있다.
제1 절연층(131)이 위치하는 층은 비아(132)를 포함하도록 형성될 수 있고, 제2 절연층(133)이 위치하는 층은 재배선(134) 및 비아(135)를 포함하도록 형성될 수 있다. 롤투롤 공정을 패널 레벨 패키지 공정에 적용하기 위하여, 제1 절연층(131)과 제2 절연층(133)은 서로 별개이며 구분될 수 있다.
제2 절연층(133)은 프리프레그(pre-preg)일 수 있다. 제2 절연층(133)에 저유전율 소재를 이용하여 칩 신호(signal)가 손실(loss)되는 것을 저감시킬 수 있다. 제2 절연층(133)은 예를 들면, Hydro-carbon, Cyanate Ester, PPO (Polyphenylene Oxide), PPE (Polyphenyl ether), Modified Epoxy, BT (Bismalimide Trazine) 중 적어도 하나를 포함할 수 있다.
제2 절연층(133)의 하면에 재배선패드(136)가 형성되며, 재배선패드(136)를 덮도록 배선보호층(137)이 배치된다. 재배선패드(136)는 제2 절연층(133)을 관통하는 비아(135)를 통해 재배선(134)과 전기적으로 연결될 수 있다.
배선보호층(137)은 제2 절연층(133)의 하면에 부착되며 재배선패드(136)를 덮도록 부착될 수 있다. 재배선패드(136)와 제2 절연층(133)이 접촉하는 면과, 배선보호층(137)과 제2 절연층(133)이 접촉하는 면은 동일 평면일 수 있다.
즉, 배선보호층(137)이 위치하는 층은 재배선패드(136)를 포함하도록 형성될 수 있다. 배선보호층(137)은 롤투롤 연속공정으로 제조되기 위하여 제1 절연층(131) 및 제2 절연층(133)과 독립적으로 형성되며 구분될 수 있다.
배선보호층(137)은 포토 솔더 레지스트(photo solder resist, PSR)일 수 있다. 배선보호층(137)은 광반응을 위해 광개시제 및 광경화 레진을 포함할 수 있다. 또한 배선보호층(137)은 열경화를 위해 열경화성 수지(예: 에폭시) 및 경화제를 포함할 수 있다.
도시되지는 않았지만, 재배선패드(136)에는 외부 연결단자(예; 솔더 볼; solder ball)가 접속될 수 있다.
상술한 바와 같이 배선부(130)는 반도체 칩(120)을 재배선(redistribution)하여 회로를 형성할 수 있다. 배선부(130)에 의해 반도체 칩(120)이 재배선(redistribution)됨으로써 반도체 패키지(100)는 팬-아웃(fan-out) 구조를 가질 수 있다.
한편, 일 실시예에 관한 반도체 패키지(100)는, 기판(110)의 캐비티(110c)와 반도체 칩(120)의 측면(120s)의 사이의 공간에 충전되고 반도체 칩(120)의 상면(120u)과 기판(110)의 상면(110u)의 전체를 덮는 몰딩층(140)을 포함한다. 몰딩층(140)은 구리(Cu)를 도금하는 공정을 통해 반도체 칩(120)과 기판(110)의 상면의 전체를 덮도록 형성될 수 있다.
구리 도금 공정에 의해 형성된 몰딩층(140)을 포함한 반도체 패키지(100)에서는 몰딩층(140)의 구리 소재만으로 반도체 칩(120)을 완벽히 매립할 수 있다.
수지 경화체 소재로 형성된 충전층을 포함한 반도체 패키지 구조를 제조할 때에는 수지 경화체 소재의 충전층을 형성하는 공정 중 수지 경화체 소재를 경화시키기 위하여 고온의 온도를 갖는 열을 반도체 패키지에 가해야 한다. 열을 가하는 과정에서 반도체 패키지에 포함된 복합 소재와 반도체 칩의 사이의 열팽창계수의 불균형으로 인한 변형이 발생할 수 있다.
또한 수지 경화체 소재를 반도체 칩의 주위의 공간에 충전한 이후에 수지를 경화시키기 위해 열을 가하는 과정에서 수지 경화체 소재에 보이드(void, 내부가 빈 공간)와 플래쉬(flash, 퍼짐)와 같은 불량이 발생하거나, 다른 지지체에 잔사가 남는 등의 문제가 발생할 수 있다.
그러나 상술한 일 실시예에 관한 반도체 패키지(100)에서는 구리 소재를 이용하여 몰딩층(140)을 형성하므로 반도체 패키지(100)의 제조 공정 중에 수지 경화체의 경화를 위해 열을 가할 필요가 없으므로 반도체 패키지(100)의 치수 변형 현상이 발생하지 않는다. 또한 몰딩층(140)에 수지를 사용하지 않음으로 인하여 보이드나 플래쉬와 같은 불량이 발생하지 않는다.
또한 상술한 일 실시예에 관한 반도체 패키지(100)에서는 몰딩층(140)이 구리와 같은 열전도율이 높은 금속 소재를 포함하므로 반도체 칩 등에서 발생하는 열을 외부로 방출하는 열방출 효과가 우수하다. 따라서 구리를 포함한 몰딩층(140)을 이용할 때에는 수지 경화체를 이용하는 충전층에 비교하여 몰딩층(140)의 두께를 자유롭게 조정함으로써 반도체 패키지(100)의 휘어짐(warpage) 현상이 발생하지 않도록 조절할 수 있다.
또한 반도체 패키지(100)에 금속 소재의 몰딩층(140)을 이용함으로써 인장 강도(tensile strength) 및 압축 강도(compression strength)도 우수하므로 롤투롤 공정을 이용하여 반도체 패키지를 제작할 때에 크랙(crack)과 같은 현상의 발생을 최소화할 수 있다.
몰딩층(140)의 상면에는 몰딩층(140)의 상면의 전체를 덮도록 외곽보호층(190)이 형성될 수 있다. 외곽보호층(190)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 또는 외곽보호층(190)은 수지와 실리카(silica)를 포함할 수 있다.
도 3a, 및 도 3b 내지 도 10은 일 실시예에 따른 반도체 패키지(100)의 제조 과정의 각 단계들을 개략적으로 도시한 공정도이다.
도 3a를 참조하면, 기판(110)에 형성된 캐비티(111)의 내부에 반도체 칩(120)이 임베디드(embedded) 방식으로 내장될 수 있다. 여기에서 '임베디드 방식'은 구조적으로 반도체 칩(120)의 기판(110)의 내부의 구성요소로서 배치되는 방식과, 반도체 칩(120)이 로직 회로, 메모리 회로, 램 회로 등을 일체로 포함함으로써 기판(110)에 배치되는 방식을 의미할 수 있다.
예를 들면, 사각형의 패널 또는 기판(110)에 반도체 칩(120)이 수용될 수 있는 사이즈로 구멍을 뚫어 캐비티(111)를 형성하고, 반도체 칩(120)을 상기 캐비티(111)의 내부에 부착할 수 있다. 반도체 칩(120)의 전극 패드(121)가 캐비티(111)의 하면을 향하도록 부착될 수 있다. 이 때, 기판(110)의 상면보다 반도체 칩(120)의 상면이 더 낮게 위치하도록 설계될 수도 있다.
기판(110)은 지지층(180)에 의해 배치된 상태로 이동할 수 있다. 지지층(180)은 기판(110)의 하면에 부착되는 접착층(181) 및 접착층(181)을 지지하는 베이스층(182)을 포함할 수 있다. 지지층(180)은 롤러에 의해 안내됨으로써 연속적으로 이동하며 이후의 공정의 각 단계들의 위치로 기판(110)을 이송하는 기능을 수행할 수 있다. 지지층(180)이 기판(110)을 지지하며 연속적으로 공급할 수 있으므로 반도체 패키지의 제조에 롤투롤 공정을 적용할 수 있다.
도 3b를 참조하면, 기판(110)의 상면과 캐비티(111)에 배치된 반도체 칩(120)의 상면의 전체 영역에 대하여 스퍼터링 증착 공정을 실시함으로써 예비층(140p)을 형성할 수 있다. 스퍼터링 증착 공정에서는 구리, 금, 은, 팔라듐과 같은 금속소재를 타겟(target)으로 이용하여 금속 원자들에 의해 기판(110)과 반도체 칩(120)의 상면의 전체 영역을 덮는 금속 박막인 예비층(140p)을 형성한다.
도 4a를 참조하면, 예비층(140p)의 상면의 전체 영역을 덮도록 몰딩층(140)을 형성한다. 구리, 금, 은, 니켈, 팔라듐과 같은 금속소재를 이용하여 도금 공정을 실시함으로써 도 3b에 도시된 예비층(140p)의 전체 영역을 덮도록 몰딩층(140)이 형성된다. 도금 공정은 전해도금 공정과 무전해도금 공정의 적어도 하나를 포함할 수 있다.
도 4b를 참조하면, 기판(110)의 상면에 몰딩층(140)을 도금으로 형성한 이후에 지지층(180)을 제거하는 단계가 실행된다.
도 5를 참조하면, 롤투롤 연속공정에 의해 제1 절연층(131)이 반도체 칩(120)의 전극 패드(121)가 있는 면에 부착될 수 있다. 제1 절연층(131)은 롤러에 의해 가이드되어 반도체 칩(120)의 하면에 배치될 수 있다.
도 4b의 지지층(180)을 제거하는 단계와 도 5의 제1 절연층(131)을 형성하는 단계는 롤투롤 공정을 통해 연속적으로 이루어질 수 있다. 즉 지지층(180)을 제거함과 동시에 지지층(180)이 제거되는 부분에 제1 절연층(131)을 부착하는 공정이 연속적으로 진행될 수 있다.
도 6을 참조하면, 제1 절연층(131)에서 전극 패드(121)에 대응하는 위치에 관통 홀(hole)이 형성될 수 있다. 제1 절연층(131)은 예를 들면, PID(photo imageable dielectric)일 수 있으며, 제1 절연층(131)을 적층, 노광 및 열경화시키는 단계들은 롤투롤 연속 공정 설비에 의해 연속적으로 수행될 수 있다.
도 7을 참조하면, 관통 홀에 도전성 물질을 채워 비아(132)를 형성할 수 있으며, 제1 절연층(131)의 하면에 재배선(134)을 형성하며 제2 절연층(133)을 롤투롤 연속공정에 의해 접착할 수 있다. 예를 들면, 제2 절연층(133)은 롤러에 의해 가이드되어 제1 절연층(131)의 하면에 적층되도록 배치될 수 있다.
제2 절연층(133)은 예를 들면 저유전율 소재의 프리프레그를 포함할 수 있으며, 제2 절연층(133)을 적층하는 공정도 롤투롤 연속 공정 설비에 의해 연속적으로 수행될 수 있다.
도 8 및 도 9를 참조하면, 제2 절연층(133)의 하면에 재배선패드(136)가 형성되며, 재배선패드(136)를 덮도록 배선보호층(137)이 롤투롤 연속공정에 의해 부착될 수 있다. 배선보호층(137)은 예를 들면 포토 솔더 레지스트(PSR)를 포함할 수 있으며, 배선보호층(137)을 적층, 노광 및 열경화시키는 단계들은 롤투롤 연속 공정 설비에 의해 연속적으로 수행될 수 있다.
도 10을 참조하면, 몰딩층(140)의 상면을 덮도록 몰딩층(140)의 상면에 외곽보호층(190)이 형성된다. 외곽보호층(190)은 몰딩층(140)의 상면의 전체 영역을 덮도록 형성된다.
외곽보호층(190)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 또는 외곽보호층(190)은 수지와 실리카(silica)를 포함할 수 있다. 몰딩층(140)에 의해 반도체 칩(120)과 기판(110)의 밀봉 및 고정이 안정적으로 유지될 수 있으므로, 외곽보호층(190)은 최소한의 얇은 두께를 갖도록 형성될 수 있다.
배선보호층(137)의 하부에는 배선보호층(137)을 관통하여 재배선패드(136)에 전기적으로 접속하는 외부 연결단자(139)가 배치된다. 외부 연결단자(139)는 예를 들어 솔더 볼(solder ball)일 수 있다.
상술한 실시예에 관한 반도체 패키지(100)의 제조를 위한 공정은 롤투롤 연속공정으로 진행될 수 있으나, 반드시 도 3a, 및 도 3b 내지 도 10에 도시된 순서에 제한되는 것은 아니다.
상술한 실시예에 관한 반도체 패키지(100)의 제조 방법에 의하면 구리와 같은 금속 소재를 이용한 도금 공정을 통해 반도체 칩(120)과 기판(110)의 상면의 전체를 덮도록 몰딩층(140)이 형성된다. 따라서 열을 가하여 경화시켜야 하는 수지 경화체를 사용하지 않고도 도금 공정에 의해 형성된 몰딩층(140)으로 반도체 칩(120)을 완벽히 매립함으로써 반도체 패키지(100)를 제조할 수 있다.
도금 공정을 이용하여 몰딩층(140)을 형성하므로 반도체 패키지(100)의 제조 방법 중에 수지 경화체의 경화를 위해 열을 가할 필요가 없어서 반도체 패키지(100)의 치수 변형 현상이 발생하지 않는다. 또한 몰딩층(140)에 수지를 사용하지 않음으로 인하여 보이드나 플래쉬와 같은 불량이 발생하지 않는다.
또한 상술한 실시예에 관한 반도체 패키지(100)의 제조 방법에 의하면 몰딩층(140)이 금속 소재를 포함하므로 열전도율이 높아 반도체 칩 등에서 발생하는 열을 외부로 방출하는 열방출 효과가 우수하다. 따라서 구리를 포함한 몰딩층(140)을 이용할 때에는 수지 경화체를 이용하는 몰딩층에 비교하여 몰딩층(140)의 두께를 자유롭게 조정함으로써 반도체 패키지(100)의 휘어짐(warpage) 현상이 발생하지 않도록 조절할 수 있다.
또한 반도체 패키지(100)에 금속 소재의 몰딩층(140)을 이용함으로써 인장 강도(tensile strength) 및 압축 강도(compression strength)도 우수하므로 롤투롤 공정을 이용하여 반도체 패키지를 제작할 때에 크랙(crack)과 같은 현상의 발생을 최소화할 수 있다.
상술한 실시예들에 대한 구성과 효과에 대한 설명은 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 발명의 진정한 기술적 보호 범위는 첨부된 청구범위에 의해 정해져야 할 것이다.
40: 충전층 135: 비아
100: 반도체 패키지 136: 재배선패드
110: 기판 137: 배선보호층
111: 캐비티 139: 외부 연결단자
120: 반도체 칩 140: 몰딩층
121: 전극 패드 140p: 예비층
130: 배선부 180: 지지층
131: 제1 절연층 181: 접착층
132: 비아 182: 베이스층
133: 제2 절연층 190: 외곽보호층
134: 재배선

Claims (17)

  1. 캐비티가 형성된 기판;
    상기 캐비티의 내부에 수용되는 반도체 칩;
    상기 기판의 상면과 상기 캐비티에 배치된 상기 반도체 칩의 상면의 전체 영역에 배치되는 금속 소재의 예비층;
    금속 소재를 포함하며, 상기 캐비티와 상기 반도체 칩의 측면의 사이의 공간에 충전되고, 상기 반도체 칩의 상기 상면과 상기 기판의 상기 상면의 전체를 덮도록 상기 예비층의 상면에 배치된 몰딩층; 및
    상기 기판과 상기 반도체 칩의 하면에 배치된 배선부;를 포함하고,
    상기 몰딩층은 구리(Cu)를 포함하며, 상기 기판과 상기 반도체 칩을 덮도록 도금 공정에 의해 상기 예비층의 상기 상면에 배치되고,
    상기 배선부는 상기 기판과 상기 반도체 칩의 하면에 배치되는 절연층 및 재배선을 포함하고,
    상기 절연층은,
    상기 기판과 상기 반도체 칩의 상기 하면에 부착되는 제1 절연층;
    상기 제1 절연층의 하면에 부착되는 제2 절연층; 및
    상기 제2 절연층의 하면에 부착되는 배선보호층;을 포함하는, 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 몰딩층의 상면의 전체를 덮도록 배치된 외곽보호층을 더 포함하는, 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 상기 하면에 형성된 상기 재배선을 덮도록 부착되며,
    상기 제1 절연층에는 상기 재배선과 상기 반도체 칩을 전기적으로 연결하는 비아가 형성되는, 반도체 패키지.
  7. 제6항에 있어서,
    상기 배선보호층은 상기 제2 절연층의 상기 하면에 형성된 재배선패드를 덮도록 부착되는, 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 절연층은 PID(photo imageable dielectric)를 포함하고, 상기 제2 절연층은 프리프레그를 포함하는, 반도체 패키지.
  9. 캐비티를 포함하는 기판을 준비하는 단계;
    상기 캐비티의 내부에 반도체 칩을 배치하는 단계;
    상기 기판의 상면과 상기 캐비티의 상면의 전체에 대하여 스퍼터링 공법을 적용하여 금속박막인 예비층을 형성하는 단계;
    상기 캐비티와 상기 반도체 칩의 측면의 사이의 공간에 충전되며 상기 캐비티의 상기 상면과 상기 기판의 상기 상면의 전체를 덮도록 상기 예비층의 상면에 구리(Cu)를 포함하는 금속 소재를 이용한 도금 공정으로 몰딩층을 형성하는 단계; 및
    상기 기판과 상기 반도체 칩의 하면에 배선부를 형성하는 단계;를 포함하고,
    상기 배선부를 형성하는 단계는 상기 기판과 상기 반도체 칩의 상기 하면에 배치되는 절연층을 형성하는 단계와, 재배선을 형성하는 단계를 포함하고,
    상기 절연층을 형성하는 단계는,
    상기 기판과 상기 반도체 칩의 상기 하면에 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 하면에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층의 하면에 배선보호층을 형성하는 단계;를 포함하는, 반도체 패키지의 제조 방법.
  10. 제9항에 있어서,
    상기 몰딩층의 상면을 덮도록 외곽 보호층을 배치하는 단계를 더 포함하는, 반도체 패키지의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제9항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 상기 하면에 형성된 상기 재배선을 덮도록 부착되며, 상기 제1 절연층에는 상기 재배선과 상기 반도체 칩을 전기적으로 연결하는 비아가 형성되는, 반도체 패키지의 제조 방법.
  16. 제15항에 있어서,
    상기 배선보호층은, 상기 제2 절연층의 상기 하면에 형성된 재배선패드를 덮도록 부착되는, 반도체 패키지의 제조 방법.
  17. 제9항에 있어서,
    상기 제1 절연층은 PID(photo imageable dielectric)를 포함하고, 상기 제2 절연층은 프리프레그를 포함하는, 반도체 패키지의 제조 방법.
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