KR20160004158A - 패키지 기판 - Google Patents

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KR20160004158A
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이택정
장병규
김두영
이병화
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삼성전기주식회사
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Abstract

본 발명은, 회로층과 절연층이 적층된 기판과, 상기 기판의 상부면과 하부면 중 적어도 어느 한 면의 외곽 영역에 구비되는 금속 포스트(Post), 상기 금속 포스트에 의해 형성된 캐비티 내에 실장되는 전자부품, 그리고 상기 금속 포스트의 상부와 접합하는 금속 리드(Lid)를 포함하는 패키지 기판을 제시한다.

Description

패키지 기판{PACKAGE SUBSTRATE}
본 발명은 기판에 관한 것으로, 보다 상세하게는 전자부품이 실장된 패키지 기판에 관한 것이다.
최근 들어, 태블릿PC나 스마트폰 등과 같은 전자 기기의 소형화 및 다기능화가 점점 가속화됨에 따라, 전자 기기에 사용되는 전자 부품의 개수 역시 이에 비례하여 증가하고 있는 추세이다. 이로 인해, 기판 상에 많은 수의 전자 부품을 고밀도로 실장하기 위한 기술이 요구되고 있다.
이러한 시스템 집적화 기술의 요구에 부응하기 위해 적은 공간을 차지하면서고성능을 구현하는 패키지 기판이 널리 이용되고 있다.
패키지 기판은 기판 위에 전자부품을 실장하고 수지 등의 재료를 이용해 상기 전자부품을 밀봉함으로써 완성된다. 여기서, 전자부품을 실장할 공간을 확보하기 위해 전자부품이 실장되는 방향쪽으로 빈 공간의 캐비티를 기판에 형성한다.
그러나 정확한 캐비티 영역의 가공이 어렵고, 공정 중에 발생하는 도금이나 에칭(Etching) 등의 공정에 의해 기판의 내부 회로가 손상되는 문제가 있다.
특히, 완제품 상태의 적층 인쇄회로기판에서 캐비티의 위치를 레이저 드릴을 이용하여 선택적으로 가공하는 방식은 깊이 조절이 어려워 기판을 손상시키는 경우가 많다.
또한, 라우터(Router)나 펀칭(Punching) 등을 이용하여 캐비티를 가공하는 경우, 가공 정밀성의 차이가 매우 심하고 캐비티를 개별적으로 형성해야 하므로 공정의 효율이 현저히 떨어지게 되고, 이러한 낮은 생산성은 제조 단가를 상승시키는 요인이 된다.
일본 공개특허공보 제 2002-043454호
본 발명은, 캐비티 가공 시 발생할 수 있는 제품 변형이나 치수 정밀도 저하 등의 문제점을 개선하기 위한 것으로, 라우터(Router)나 펀칭(Punching) 공정이 아닌 포토리소 공정을 통해 캐비티가 형성된 패키지 기판 및 이의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 전자부품이 실장될 캐비티를 형성하기 위한 포스트를 금속 재질로 형성함으로써 그 위에 접합되는 금속 리드와의 접합력이 개선된 패키지 기판을 제공한다.
또한, 본 발명은, 상기 금속 리드와 금속 포스트간의 접합 면적을 증가시키기 위해, 상기 금속 포스트를 소정 높이의 수직부와, 상기 수직부의 상부에 접합하고 상기 수직부보다 더 큰 너비로 형성된 수평부로 구성되는 패키지 기판을 제공한다.
상기와 같은 패키지 기판의 제조를 위해 본 발명은, 도금 공정으로 상기 금속 포스트를 형성하는 패키지 기판 제조방법을 제공한다. 구체적으로, 본 발명은, 기판 상에 레지스트를 부착하고, 상기 레지스트에서 금속 포스트가 형성될 영역, 즉 상기 레지스트의 외곽부를 제거한 후 전해도금법 등에 의한 도금 공정으로 상기 금속 포스트를 형성함으로써, 금속 포스트의 높이 및 너비 조절이 용이한 패키지 기판 제조방법을 제공한다.
본 발명에 따르면, 금속 포스트와 금속 리드의 계면 접합력 증가로 고신뢰성이 요구되는 제품에 대한 제작이 가능하다.
또한, 종래처럼 라우터(Router)나 펀칭(Punching) 공정에 의해 캐비티를 형성하지 않으므로 캐비티의 치수 편차를 줄일 수 있고, 이에 따라, 캐비티 내에 전자부품 실장 시 얼라인(aling) 오류를 방지할 수 있다.
도 1은 본 발명에 따른 패키지 기판의 단면도
도 2는 본 발명에 따른 패키지 기판의 평면도
도 3은 본 발명의 다른 실시예에 따른 패키지 기판의 단면도
도 4는 본 발명의 패키지 기판 제조방법을 순서대로 나타낸 흐름도
도 5 내지 도 11은 도 4의 각 단계를 나타낸 공정도
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 패키지 기판 제조방법의 공정도
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명에 따른 패키지 기판의 단면도이고, 도 2는 본 발명에 따른 패키지 기판의 평면도이다. 참고로, 도 2는 발명의 특징을 명확히 설명하기 위해 금속 리드와 금속층은 제외하고 도시하였다. 또한, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 패키지 기판(100)은, 베이스가 되는 기판(110)과, 상기 기판(110)에 실장되는 전자부품(140)을 포함한다. 여기서, 상기 전자부품(140)은, 금속 포스트(120)에 의해 형성되는 캐비티(120') 내부에 실장된다.
상기 기판(110)은, 예컨대 1612이하의 패키지 사이즈로 형성되는 배선판으로, 회로층(111)과 절연층(112)의 적층으로 구성된다. 본 실시예에서는 상기 회로층(111)이 3층으로 구성된 다층 기판을 예로 들고 있으나 반드시 이에 한정되는 것은 아니고, 예들 들면, 상기 기판(110)은 단면 기판이나 양면 기판이 될 수도 있다.
상기 회로층(111)은 용도에 따라 접지영역을 형성하는 접지배선과 전원 공급의 수단이 되는 전원배선, 그리고 신호 전달 기능을 수행하는 신호배선 등으로 구분되며, 최외층의 회로층(111)은 솔더볼(도면 미도시)을 통해 상기 전자부품(140)과 직접 연결되는 패드를 포함할 수 있다. 또한, 각 층간의 전기적 접속은 비아를 통해 이루어진다.
상기 절연층(112)은 층간 절연 및 회로층(111)을 보호하는 기능을 하며, 그 재질로는 에폭시(Epoxy)와 같은 열경화성 수지나, 폴리이미드(Polyimide)와 같은 열가소성 수지, 그 외에 광경화성 수지 등을 사용할 있다. 또한, 강성을 부여하기 위해 이들 수지에 유리 섬유나 무기 필러 등과 같은 보강재가 함침된 프리프레그(prepreg)를 사용할 수도 있다.
상기 금속 포스트(120)는 상기 기판(110)의 상부면과 하부면 중 적어도 어느 한 면의 외곽 영역에 구비된다. 이처럼, 금속 포스트(120)가 기판(110)의 가장자리에 구비됨에 따라 그 안쪽으로 빈 공간의 캐비티(120')가 형성되고, 여기에 상기 전자부품(140)이 와이어 본딩이나 범프 본딩 등의 방식으로 실장된다.
상기 전자부품(140)은 RF칩, IC칩과 같은 능동소자 또는 저항, 커패시터, 인덕터 등의 수동소자로부터 적절히 선택될 수 있다. 또한, 본 실시예에서는 하나의 전자부품(140)만이 내장된 것을 도시하였으나, 이는 하나의 실시예일 뿐이며 그 수가 한정되는 것은 아니다.
상기 금속 포스트(120)의 높이는 실장되는 전자부품(140)의 두께에 의해 결정되며, 캐비티(120') 내에 전자부품(140)이 완전히 실장되도록 전자부품(140)의 두께보다 더 큰 높이로 형성된다.
그리고, 상기 금속 포스트(120)의 너비는 전자부품(140)의 사이즈에 의해 결정된다. 예컨대, 인덕터나 커패시터 소자처럼 비교적 사이즈가 작은 전자부품(140)이 실장되는 경우 상기 금속 포스트(120)는 그 너비가 크게 형성되고, 반대로 RF칩이나 IC칩처럼 사이즈가 큰 전자부품(140)이 실장되는 경우 작은 너비로 형성된다.
상기 금속 포스트(120)의 상부에는 상기 캐비티(120')를 덮기 위한 금속 리드(Lid, 130)가 접합된다. 상기 금속 리드(130)는 기판(110)과 동일한 사이즈로 형성되고, 따라서 금속 포스트(120)는 금속 리드(130)의 가장자리와 접합한다. 이와 같은 구조에 따라 상기 캐비티(120')는 밀폐된 공간이 되고, 상기 전자부품(140)은 외부와 차단된다.
상기 금속 포스트(120)와 금속 리드(130)는 계면 접합력을 높이기 위해 동일재질의 금속으로 이루어진다. 예컨대, 상기 금속 포스트(120)와 금속 리드(130)는 저열팽창 계수를 갖는 알로이(Alloy), 코바(Kovar), 니켈(Ni), 코발트(Co), 크롬(Cr)으로 구성된 군에서 선택되는 적어도 하나의 금속 재질로 이루어질 수 있다. 이 경우, 심(seam) 용접이나 레이저 용접, 또는 브레이징(brazing) 용접과 같은 접합 방법을 사용할 수 있어 금속 포스트(120)와 금속 리드(130)의 접합력이 더욱 강화된다.
상기 금속 포스트(120)와 금속 리드(130) 사이에는 금속층(160)이 더 구비될 수 있다. 상기 금속층(160)은 금속 포스트(120)의 상면에 화학적 기상증착법(CVD), 물리적 기상증착법(PVD), 또는 무전해도금법 등을 진행함으로써 형성되는 표면처리층으로, 열 확산계수가 낮은 금속, 예컨대 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 적어도 둘 이상의 합금으로 형성될 수 있다. 또한, 본 실시예에서는 단층 구조의 금속층(160)을 예시로 설명하였으나 이에 한정되는 것은 아니고, 상기 금속층(160)은, 예컨대 Au/Sn합금층과 Ag/Sn합금층이 적층된 다층 구조로도 형성될 수 있다.
이처럼, 상기 금속 포스트(120)와 금속 리드(130) 사이에 금속층(160)이 구비되는 경우, 만약 금속 포스트(120)와 금속 리드(130)가 서로 다른 재질의 금속으로 형성되더라도 열팽창 계수의 차이로 인한 크랙(Crack), 휨 등을 방지할 수 있어 금속 포스트(120)와 금속 리드(130) 사이의 접합성을 강화할 수 있다.
다른 실시예로서 본 발명의 패키지 기판(100)은, 수직부와 수평부로 구성된 금속 포스트(120)를 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 패키지 기판의 단면도로서, 이를 참조하면, 상기 금속 포스트(120)는, 수직부(121)와, 상기 수직부(121)의 상부에 접합하고 상기 수직부(121)보다 더 큰 너비로 형성된 수평부(122)로 구성된다. 상기 수평부(122)의 일단은 캐비티(120') 쪽으로 돌출되고, 따라서 상기 금속 포스트(120)는 '┌' 또는 '┐'자 형태의 구조가 된다.
이러한 구조에서 상기 금속 리드(130)는 수평부(122)의 상면과 접합하고(또는 금속층(160)을 사이에 두고 접합하고), 그 결과, 접합 면적의 증가로 상기 금속 포스트(120)와 금속 리드(130) 사이의 접합성은 보다 강화된다.
다시 도 1로 돌아와 본 발명의 패키지 기판(100)을 살펴보면, 상기 캐비티(120')의 내부에는 전자부품(140)을 밀봉하도록 형성된 봉지재(150)가 구비될 수 있다. 상기 봉지재(150)의 재료로는 에폭시 몰드 컴파운드(Epoxy Mold Compound:EMC)를 사용할 수 있고, 이에 따라 상기 봉지재(150)는 외부의 충격을 흡수하여 전자부품(140)을 파손을 방지한다.
이제, 본 발명의 패키지 기판 제조방법을 살펴보기로 한다.
도 4는 본 발명의 패키지 기판 제조방법을 순서대로 나타낸 흐름도이고, 도 5 내지 도 11은 도 4의 각 단계를 나타낸 공정도이다.
도 5 및 도 11을 참조하면, 본 발명의 패키지 기판 제조방법은 먼저, 회로층(111)과 절연층(112)이 적층된 기판(110)을 형성한다(S100, 도 5).
상기 회로층(111)은 당업계에 공지된 통상의 회로형성 공정, 예를 들면 세미 애디티브 공법(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 또는 서브트랙티브법(Subtractive) 등을 이용하여 형성할 수 있다. 본 실시예에서 3층 구조의 다층 기판을 예시로 도시하였으나, 이와 달리, 상기 기판(110)은 단면 기판이나 양면 기판으로도 형성할 수 있다.
그 다음, 상기 기판(110)의 상부면과 하부면 중 적어도 어느 한 면에 감광성 수지로 형성되는 레지스트(10)를 부착한다(S110, 도 6).
상기 레지스트(10)는 액상의 형태로 코팅하거나 건상의 수지 필름을 라미네이트하여 형성할 수 있다. 또한, 상기 레지스트(10)를 형성하는 수지로는, 빛이 조사된 부분이 경화되어 현상액에 의해 용해되지 않는 네거티브 타입과, 빛이 조사된 부분이 현상액에 의해 용해되는 포지티브 타입 모두를 사용할 수 있다. 본 실시예에서는 포지티브 타입의 레지스트(10)를 사용한 것으로 설명한다.
그 다음, 상기 레지스트(10)의 외곽부를 제거한다(S120, 도 7, 도 8).
상기 레지스트(10)가 제거된 영역에는 기판(110)의 표면이 외부로 노출하고, 여기에 금속 포스트(120)가 형성된다. 따라서, 상기 레지스트(10) 제거 시 실장되는 전자부품(140)의 사이즈를 고려하여, 예컨대 전자부품(140)의 사이즈가 크면 제거되는 폭을 작게하고, 반대로 전자부품(140)의 사이즈가 작으면 제거되는 폭을 크게 한다.
상기 레지스트(10)의 제거는 레지스트(10)의 외곽부를 제외한 나머지 부위에 마스크(20)를 배치한 후 노광 및 현상 공정을 실시하는 것으로 진행할 수 있다(도 7). 현상 공정 후 상기 레지스트(10)에서 마스크(20)에 의해 가려진 부분은 그대로 남게 되고, 빛이 조사된 외곽부는 현상액에 의해 제거된다(도 8). 따라서, 상기 전자부품(140)의 사이즈에 따라 마스크(20)의 사이즈를 변경하여 제거할 영역의 폭을 쉽게 조절할 수 있다.
그 다음, 레지스트(10)의 외곽부가 제거되어 외부로 노출된 기판(10)의 외곽 영역에 금속 포스트(120)를 형성한다(S130, 도 9).
상기 금속 포스트(120)는 금속물질을 도금함으로써 형성된다. 이를 위해, 기판(10)의 외곽 영역에 시드층을 증착하고 이를 인입선으로 전해도금 공정을 수행할 수 있다. 이때, 상기 전자부품(130)의 두께에 따라 도금량을 조절한다. 즉, 실장되는 전자부품(140)이 두꺼우면 도금량을 증가하여 금속 포스트(120)의 높이를 올리고, 반대로 전자부품(140)이 얇으면 도금량을 감소하여 금속 포스트(120)의 높이를 낮출 수 있다.
금속 포스트(120)가 형성되면 상기 레지스트(10)를 박리하고(S140, 도 10), 이후 캐비티(120') 내에 전자부품(140)을 정렬하여 실장한 후(S150), 금속 포스트(120)의 상부에 금속 리드(130)를 접합함으로써 본 발명의 패키지 기판을 최종 완성한다(S160, 도 11). 이때, 상기 금속 리드(130)의 접합은 심(seam) 용접이나 레이저 용접, 또는 브레이징(brazing) 용접과 같은 공지의 접합 방법을 사용할 수 있다.
한편, 외부 충격으로부터 상기 전자부품(140)을 보호하기 위해, 상기 금속 리드(130)를 접합하기 전 전자부품(140)이 밀봉되도록 캐비티(120') 내에 봉지재(150)를 충진할 수 있다.
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 패키지 기판 제조방법의 공정도이다. 도 12 내지 도 17을 참조하여 도 3 구조의 금속 포스트(120)를 포함하는 패키지 기판 제조방법에 대해 설명하기로 한다.
도 12는 기판(110)에 금속 포스트(120)의 수직부(121)가 형성된 단계까지의 공정을 나타낸 것으로, 상기 금속 포스트(120)의 수직부(121)는 도 5에서 도 9까지의 공정과 같은 방법으로 형성된다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다. 다만, 본 실시예에서, 레지스트(10)는 수직부(121)를 형성하기 위한 제1 레지스트(11)와 수평부(122)를 형성하기 위한 제2 레지스트(12)로 구분되므로, 도 12에 도시된 레지스트는 제1 레지스트(11)가 된다.
그 다음, 상기 수직부(121)를 포함한 제1 레지스트(11)의 상부에 제2 레지스트(12)를 적층한다(도 13).
그 다음, 상기 제2 레지스트(12)의 외곽부를 제거한다. 이때, 상기 수직부(121)의 너비보다 더 큰 폭으로 제거한다(도 14). 제거 방법은 도 7 및 도 8의 공정과 같으므로 자세한 설명은 생략하기로 한다.
그 다음, 제2 레지스트(12)의 외곽부가 제거되어 외부로 노출된 영역에 전해도금 공정 등을 진행하여 수평부(122)를 형성하고(도 15), 제1 레지스트(11)와 제2 레지스트(12)를 박리하면 '┌ ' 또는 '┐'자 구조의 금속 포스트(120)가 형성된다(도 16). 이후 캐비티(120') 내에 전자부품(140)을 실장하고 수평부(122)의 상부에 금속 리드(130)를 접합함으로써 도 3 구조의 패키지 기판을 최종 완성한다(도 17).
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 본 발명의 패키지 기판 110: 기판
111: 회로층 112: 절연층
120: 금속 포스트 120': 캐비티
121: 수직부 122: 수평부
130: 금속 리드 140: 전자부품
150: 봉지재 160: 금속층
10: 레지스트 11: 제1 레지스트
12: 제2 레지스트 20: 마스크

Claims (17)

  1. 회로층과 절연층이 적층된 기판;
    상기 기판의 상부면과 하부면 중 적어도 어느 한 면의 외곽 영역에 구비되는 금속 포스트(Post);
    상기 금속 포스트에 의해 형성된 캐비티 내에 실장되는 전자부품; 및
    상기 금속 포스트의 상부와 접합하는 금속 리드(Lid);를 포함하는, 패키지 기판.
  2. 제1 항에 있어서,
    상기 금속 포스트와 상기 금속 리드는, 동일 재질의 금속으로 이루어지는, 패키지 기판.
  3. 제1 항에 있어서,
    상기 금속 포스트와 상기 금속 리드는, 코바(Kovar), 알로이(Alloy), 니켈(Ni), 코발트(Co), 크롬(Cr)으로 구성된 군에서 선택되는 적어도 하나의 금속 재질로 이루어지는, 패키지 기판.
  4. 제1 항에 있어서,
    상기 금속 포스트의 높이는 상기 전자부품의 두께에 의해 결정되는, 패키지 기판.
  5. 제1 항에 있어서,
    상기 금속 포스트의 너비는 상기 전자부품의 사이즈에 의해 결정되는, 패키지 기판.
  6. 제1 항에 있어서,
    상기 전자부품은 RF칩, IC칩, 커패시터, 인덕터, 저항으로 구성된 군에서 선택되는 적어도 어느 하나 이상인, 패키지 기판.
  7. 제1 항에 있어서,
    상기 전자부품을 밀봉하도록 상기 캐비티 내부에 구비되는 봉지재;를 더 포함하는, 패키지 기판.
  8. 제1 항에 있어서,
    상기 금속 포스트는, 수직부와, 상기 수직부의 상부에 접합하고 상기 수직부보다 더 큰 너비로 형성된 수평부로 구성되는, 패키지 기판.
  9. 제1 항에 있어서,
    상기 금속 포스트와 상기 금속 리드 사이에 구비된 금속층;을 더 포함하는, 패키지 기판.
  10. 회로층과 절연층이 적층된 기판을 형성하는 단계;
    상기 기판의 상부면과 하부면 중 적어도 어느 한 면에 레지스트를 부착하는 단계;
    상기 레지스트의 외곽부를 제거하는 단계;
    상기 레지스트의 외곽부가 제거되어 외부로 노출된 상기 기판의 외곽 영역에 금속 포스트를 형성 단계;
    상기 레지스트를 박리하는 단계; 및
    상기 금속 포스트에 의해 형성된 캐비티 내에 전자부품을 실장하고, 상기 금속 포스트의 상부에 금속 리드를 접합하는 단계;를 포함하는, 패키지 기판 제조방법.
  11. 제10 항에 있어서,
    상기 레지스트의 외곽부를 제거하는 단계는, 상기 레지스트의 외곽부를 제외한 나머지 부위에 마스크를 배치한 후 노광 및 현상 공정을 실시하는 것으로 진행하는, 패키지 기판 제조방법.
  12. 제11 항에 있어서,
    상기 전자부품의 사이즈에 따라 상기 마스크의 사이즈를 변경하는, 패키지 기판 제조방법.
  13. 제10 항에 있어서,
    상기 금속 포스트를 형성하는 단계는, 상기 기판의 외곽 영역에 금속물질을 도금하는 것으로 진행하는, 패키지 기판 제조방법.
  14. 제13 항에 있어서,
    상기 전자부품의 두께에 따라 상기 금속물질의 도금량을 조절하는, 패키지 기판 제조방법.
  15. 제10 항에 있어서,
    상기 금속 리드를 접합하는 단계는, 심(seam) 용접, 레이저 용접, 브레이징(brazing) 용접 중 적어도 어느 하나를 사용하여 진행하는, 패키지 기판 제조방법.
  16. 제10 항에 있어서,
    상기 금속 리드를 접합하기 전 상기 전자부품을 밀봉하도록 상기 캐비티 내에 봉지재를 충진하는, 패키지 기판 제조방법.
  17. 회로층과 절연층이 적층된 기판을 형성하는 단계;
    상기 기판의 상부면과 하부면 중 적어도 어느 한 면에 제1 레지스트를 접합하는 단계;
    상기 제1 레지스트의 외곽부를 제거하는 단계;
    상기 제1 레지스트의 외곽부가 제거되어 외부로 노출된 상기 기판의 외곽 영역에 금속 포스트의 수직부를 형성하는 단계;
    상기 수직부를 포함한 제1 레지스트의 상부에 제2 레지스트를 적층하는 단계;
    상기 제2 레지스트의 외곽부를 제거하되, 상기 수직부의 너비보다 더 큰 폭으로 제거하는 단계;
    상기 제2 레지스트의 외곽부가 제거되어 외부로 노출된 영역에 금속 포스트의 수평부를 형성하는 단계;
    상기 제1 및 제2 레지스트를 박리하는 단계; 및
    상기 금속 포스트의 수직부 및 수평부에 의해 형성된 캐비티 내에 전자부품을 실장하고, 상기 수평부의 상부에 금속 리드를 접합하는 단계;를 포함하는, 패키지 기판 제조방법.
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