JP3567822B2 - 電子部品と通信機装置および電子部品の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は電子部品およびその製造方法に関し、特に電子部品素子をパッケージ内に収納する際に容易かつ精度良く収納することが可能な構造の電子部品とその電子部品の製造方法に関する。
【0002】
【従来の技術】
従来、弾性表面波素子等の電子部品素子はパッケージに収納されて電子部品として用いられている。この電子部品素子が収納されるフェースダウン実装用のパッケージが良く知られている。このようなフェースダウン実装において、電子部品素子をパッケージに収納する際の位置決め方式として、以下のような二つの方法が用いられている。
【0003】
第1の方法は、電子部品素子をパッケージの凹部の側壁を位置決めガイドとして使用しながら、電子部品素子をパッケージ内に収納しフェースダウン実装する方法である。このような方式では、パッケージ凹部の側壁を位置決めガイドとして電子部品素子をこの側壁にあてて位置を認識してから位置決めし、フェースダウン実装しているため、簡便な手法で容易に実装が可能なものである。
【0004】
第2の方法は、パッケージ凹部内の底面、すなわちフェースダウン実装面の電極パターンや位置認識マークを画像認識して、その位置にあわせて電子部品素子をフェースダウン実装する方法である。このような方式では、パッケージ凹部内の電極パターンを正確に認識してそれに対応した位置に電子部品素子を実装できるので、非常に高い位置決め精度が得られるものである。
【0005】
【発明が解決しようとする課題】
しかしながら、第1の方法では、パッケージ凹部の側壁を位置決めガイドとして用いているため、一旦、電子部品素子を側壁にあてなければならず、このような工程を考慮に入れると、パッケージ凹部の領域は電子部品素子に比べてある程度大きめに設定しておく必要があった。また、比較的簡便な方法でフェースダウン実装出来るものの、実装の精度的にはあまり高くなかった。
【0006】
また、第2の方法では、パッケージ凹部の底面の電極パターンや位置決めマークを画像認識する場合、例えばセラミックと電極パターンを複数積層したいわゆるセラミックパッケージを用いると、各セラミックスの層と電極パターンの積層ずれが生じ、画像認識に用いるパッケージの凹部領域の底面の電極パターンや位置決めマークとパッケージ側壁との相対位置が最悪の場合で0.1mmずれる。このため、フェースダウン実装時に側壁に電子部品素子を接触し破損しないようにするためには少なくとも電子部品素子の大きさを前記ずれ量の2倍の0.2mm小さくしなければならない。また、位置決めマークをパッケージ凹部の底面に形成した場合、電極パターン以外に位置決めマークを形成する部分が必要となるため、パッケージが大きくなってしまうという問題を有していた。
【0007】
本発明は、以上の問題点に鑑みて、パッケージ内における電子部品素子の実装位置を高精度に割り出すことができ、より大きな電子部品素子がフェースダウン実装可能で、製造上の歩留まり向上、生産性向上が期待できる電子部品を提供することを目的としている。
【0008】
【課題を解決するための手段】
そこで、本発明の請求項1に係る電子部品は、電子部品素子と前記電子部品素子を収納するパッケージとを備える電子部品において、前記パッケージは、前記電子部品素子が収納される凹部領域と、前記凹部領域の周縁に形成される封止用枠領域と、前記凹部領域を覆うように前記封止用枠領域に取り付けられる封止蓋とから構成され、前記凹部領域には前記電子部品素子が電気的に接続される接続電極が形成され、前記封止用枠領域の上面に画像認識に使用される導電パターンが形成され、前記導電パターンが前記封止用枠領域の内周に及んで形成されていることを特徴としている。
【0009】
このように封止用枠領域の上面に画像認識に用いられる導電パターンが形成されているので、この導電パターンを画像認識することで凹部領域を判別することができ、容易に電子部品素子を収納・実装することができる。また、このように、導電パターンが封止用枠領域の内周に及んでいるので、封止用枠領域に導電パターンを印刷形成する際に若干の印刷ずれを生じたとしても、封止用枠領域の内周縁は常に導電パターンに覆われた状態になるので、常に凹部領域を判別することができる。
【0010】
本発明の請求項2に係る電子部品は、前記導電パターンが前記封止用枠領域の上面全面に形成されていることを特徴としている。
【0011】
このように導電パターンが封止用枠領域の上面全面にあるので、電子部品の小型化に伴ってパッケージが小型化しても、容易に凹部領域を判別することができる。
【0014】
本発明の請求項3に係る通信機装置は、上記電子部品を用いている。
【0017】
本発明の請求項4に係る電子部品の製造方法は、電子部品素子と前記電子部品素子を収納するパッケージとを備え、前記パッケージは、前記電子部品素子が収納される凹部領域と、前記凹部領域の周縁に形成される封止用枠領域と、前記凹部領域を覆うように前記封止用枠領域に取り付けられる封止蓋とから構成される電子部品の製造方法において、前記パッケージを構成する封止用枠領域の上面の内周縁を導電パターンで覆い、該導電パターンを画像認識することにより、前記電子部品素子を前記パッケージの凹部領域内に収納することを特徴としている。
【0018】
このように封止用枠領域を画像認識しているので、凹部領域を判別して容易に電子部品素子を収納・実装することができる。また、このように封止用枠領域の上面に形成された導電パターンを画像認識しているので、凹部領域を判別して容易に電子部品素子を収納・実装することができる。
【0019】
本発明の請求項5に係る電子部品の製造方法は、前記導電パターンが前記封止用枠領域の上面全面に形成されていることを特徴としている。
【0020】
このように封止用枠領域の上面に画像認識に用いられる導電パターンが形成されているので、この導電パターンを画像認識することで凹部領域を判別することができ、容易に電子部品素子を収納・実装することができる。
【0021】
本発明の請求項6に係る電子部品の製造方法は、前記パッケージを構成する封止用枠領域上面に形成される導電パターンを、前記封止枠領域上面の面積よりも大きい開口部を有する印刷マスクを用いて印刷したことを特徴としている。
【0022】
このように封止用枠領域の上面に封止枠領域上面の面積よりも大きい開口部を有する印刷マスクを用いて導電パターンを印刷しているので、導電パターンが封止用枠領域内周に及ぶように形成することができる。
【0025】
【発明の実施の形態】
本発明の実施形態につき、図1〜3を参照して説明する。図1は本発明に係る電子部品として例示した弾性表面波装置の平面図を示し、図2は図1におけるX−X線断面図、図3は図1における裏面、すなわち弾性表面波装置1の実装面を示す下面図である。
【0026】
図1に示すように、弾性表面波装置1はパッケージ2とパッケージ2に収納される弾性表面波素子3とから構成されている。
【0027】
パッケージ2は、封止用枠領域2aとパッケージ基板2dにより凹部領域2bが形成され、封止用枠領域2aに蓋2cが取り付けられることにより構成されている。封止用枠領域2aの上面全面には導電パターン4が形成されており、この導電パターンに蓋2cを半田等で封止することにより、凹部領域2bを密閉状態にしている。
【0028】
また、パッケージ基板2dにはその上面に入出力電極5,6およびアース電極7が形成されており、パッケージ基板2dの側面から下面に達して外部入出力電極5a,6aおよび外部アース電極7aを形成している。
【0029】
弾性表面波素子3は、圧電基板3a表面に図示しないくし形電極と電極パッド3bが形成されて構成されている。パッケージ2に対しては、図示しないくし形電極と電極パッド3bが形成された圧電基板3a表面を下面にしてバンプ8を介してフェースダウン実装されている。
【0030】
このような弾性表面波装置1において、弾性表面波素子3をフェースダウン実装する際に、導電パターン4を画像認識することにより、封止用枠領域2aと凹部領域2bを判別し、凹部領域2bに弾性表面波素子3を配置するようにしている。導電パターン4はタングステン等の導体からなり、Niメッキ、Auメッキの順でメッキ処理されており、他の部分とのコントラストによって画像認識を可能にしている。
【0031】
以上のように、封止に使用される導電パターン4を画像認識可能にしたので、封止用枠領域2aと凹部領域2bとを判別してフェースダウン実装を容易にしている。
【0032】
次に、本発明の第2の実施の形態に係る電子部品について、弾性表面波装置を例に挙げて図4、5を用いて説明する。図4は本発明の第2の実施の形態に係る弾性表面波装置11の平面図であり、図5は図4におけるY−Y線断面図である。なお、第1の実施の形態と同じ部分には同一符号を付し詳細な説明は省略する。
【0033】
図4に示すように、第1の実施の形態と異なる点は、パッケージ12の封止用枠領域2a上面の導電パターン14の形状である。図4に示すように、図4における封止用枠領域2aの対角線上に位置する二つの角部に導電パターン14が形成されている。この二つの角部により、封止用枠領域2aと凹部領域2bとの境界が判別出来る。
【0034】
また、図5に示すように、導電パターン14は封止用枠領域2aの内周にまで及ぶように形成されている。このような導電パターンを形成する場合、印刷パターンに対応したマスク開口の位置を若干凹部領域まで及ぶようにずらして形成すれば、規定の位置に位置ずれなく印刷できた場合、図5のような導電パターン14となる。
【0035】
このような構成にすれば、導電パターン14の印刷時に、図4における上下方向または左右方向に印刷ずれを起こした場合でも、封止用枠領域2aの内周縁が必ず導電パターン14に覆われるので、凹部領域2aの形状・大きさを常に判別することができる。
【0036】
なお、本実施の形態では、封止用枠領域2aの対角線上に位置する二つの角部に封止用枠領域2aの内周に及ぶように導電パターン14を形成したがこれに限るものではなく、四つの角部に形成するようにしても良いし、第1の実施の形態のように封止用枠領域2aの上面全面と封止用枠領域2aの内周に及ぶように導電パターンを形成するようにしても良い。
【0037】
次に、本発明の第3の実施の形態に係る電子部品について、弾性表面波装置を例に挙げて図6を用いて説明する。図6は、第1の実施の形態の図2と同じ位置における弾性表面波装置21の断面図である。なお、第1、2の実施の形態と同じ部分には同一符号を付し詳細な説明は省略する。
【0038】
図6に示すように、第1、2の実施の形態と異なる点は、パッケージ22の封止用枠領域2a上面の導電パターン24の形状である。図6に示すように、封止用枠領域2aの内周および外周にまで及ぶように形成されている。このような導電パターンを形成する場合、印刷パターンに対応したマスク開口の面積を封止用枠領域2a上面の面積よりも若干大きめに形成すれば、規定の位置に位置ずれなく印刷できた場合、図6のような導電パターン24となる。
【0039】
このような構成にすれば、導電パターン24の印刷時に、印刷ずれを起こした場合でも、封止用枠領域2aの内周縁および上面が必ず導電パターン24に覆われるので、凹部領域2aの形状・大きさを常に判別することができる。導電パターンの印刷精度は±0.1mm程度であるため、封止用枠領域2a上面の導電パターン24を印刷するには、印刷マスクの開口部を封止用枠領域の内側に対して少なくとも0.15mm程度大きくするのが好ましい。
【0040】
なお、本実施の形態の導電パターン24は図4に示したように封止用枠領域2aの対角線上に位置する二つの角部に形成するような形状にしても良い。
【0041】
次に、本発明の第4の実施の形態に係る電子部品について、弾性表面波装置を例に挙げて図7を用いて説明する。図7は、第3の実施の形態の図6と同じ位置における弾性表面波装置31の断面図である。なお、第1〜3の実施の形態と同じ部分には同一符号を付し詳細な説明は省略する。
【0042】
図7に示すように、第1〜3の実施の形態と異なる点は、パッケージ32の封止用枠領域2a上面に形成されているのが導電パターンではなく絶縁パターン34である点である。
【0043】
このような構成にすれば、凹部領域2b底面の入出力電極5,6およびアース電極7に対する絶縁パターン34のコントラストがはっきりするため、画像認識がより容易なものとなる。また、この絶縁パターン34にエポキシ樹脂等を用いれば蓋2cの樹脂封止に利用することができる。また、樹脂に限らずアルミナコートなどでも同様に利用することができる。
【0044】
なお、本実施の形態の絶縁パターン34も、第2,第3の実施の形態で行った手法で封止用枠領域2aの内周や外周まで及ぶように形成しても良い。
【0045】
次に、本発明の第5の実施の形態に係る電子部品の製造方法について、弾性表面波装置を例に挙げて図8を用いて説明する。図8は、第4の実施の形態の図7と同じ位置における弾性表面波装置41の断面図である。なお、第1〜4の実施の形態と同じ部分には同一符号を付し詳細な説明は省略する。
【0046】
図8に示すように、第1〜4の実施の形態と異なる点は、第1〜4の実施の形態では、封止用枠領域2aの上面の一部または全面に導体パターンや絶縁パターンを形成した後に、これら導体パターンや絶縁パターンを画像認識に用いていたのに対して、本実施の形態では、パッケージ42の封止用枠領域2a上面には何も形成されていない段階で、弾性表面波素子3をフェースダウン実装している点である。
【0047】
この場合、パッケージ42の封止用枠領域2a上面には何も形成されていないため、パッケージ42の母材が露出した状態である。パッケージ42の母材としては、例えばセラミックが用いられるが、セラミック自体の色は黒またはそれに準じる色をしているため、凹部領域2b底面の入出力電極5,6およびアース電極7に対する封止用枠領域2aのコントラストがはっきりするため、画像認識がより容易なものとなる。
【0048】
なお、本実施の形態では、弾性表面波素子3をフェースダウン実装した後に、封止用枠領域2a上面に導電パターンや絶縁パターン等の封止材を付与して蓋2cを封止することになる。
【0049】
以上のような製造方法で製造される電子部品は、例えば、フィルタであれば通信機装置に用いられるものである。
【0050】
【発明の効果】
以上説明したように、本発明の電子部品およびその製造方法によれば、容器の凹部領域の大きさ、位置を正確に割り出すことができ、電子部品素子を容器に搭載する精度が向上する。このため、より大きな電子部品素子を搭載する事ができると共に、電子部品の製造上の歩留まり向上、生産性向上が期待できる。
【0051】
また、特に3.0×3.0mm未満の超小型タイプの電子部品においては、導電パターン等の位置ずれはフェイスダウン実装機の実装精度等のほかの要因と比較しても無視できないレベルのものであり、本発明の電子部品およびその製造方法は非常に好適である。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る弾性表面波装置の平面図である。
【図2】図1のX−X線断面図である。
【図3】図1の弾性表面波装置の下面図である。
【図4】本発明の第2の実施の形態に係る弾性表面波装置の平面図である。
【図5】図4のY−Y線断面図である。
【図6】本発明の第3の実施の形態に係る弾性表面波装置の断面図である。
【図7】本発明の第4の実施の形態に係る弾性表面波装置の断面図である。
【図8】本発明の第5の実施の形態に係る弾性表面波装置の断面図である。
【符号の説明】
1 弾性表面波装置
2 パッケージ
2a 封止用枠領域
2b 凹部領域
2c 蓋
2d パッケージ基板
3 弾性表面波素子
3a 圧電基板
3b 電極パッド
4 導電パターン
5,6 入出力電極
7 アース電極
8 バンプ
Claims (6)
- 電子部品素子と前記電子部品素子を収納するパッケージとを備える電子部品において、
前記パッケージは、前記電子部品素子が収納される凹部領域と、前記凹部領域の周縁に形成される封止用枠領域と、前記凹部領域を覆うように前記封止用枠領域に取り付けられる封止蓋とから構成され、
前記凹部領域には前記電子部品素子が電気的に接続される接続電極が形成され、
前記封止用枠領域の上面に画像認識に使用される導電パターンが形成され、前記導電パターンが前記封止用枠領域の内周に及んで形成されていることを特徴とする電子部品。 - 前記導電パターンが前記封止用枠領域の上面全面に形成されていることを特徴とする請求項1記載の電子部品。
- 請求項1または請求項2の電子部品を用いたことを特徴とする通信機装置。
- 電子部品素子と前記電子部品素子を収納するパッケージとを備え、前記パッケージは、前記電子部品素子が収納される凹部領域と、前記凹部領域の周縁に形成される封止用枠領域と、前記凹部領域を覆うように前記封止用枠領域に取り付けられる封止蓋とから構成される電子部品の製造方法において、
前記パッケージを構成する封止用枠領域の上面の内周縁を導電パターンで覆い、該導電パターンを画像認識することにより、前記電子部品素子を前記パッケージの凹部領域内に収納することを特徴とする電子部品の製造方法。 - 前記導電パターンが前記封止用枠領域の上面全面に形成されていることを特徴とする請求項4記載の電子部品の製造方法。
- 前記パッケージを構成する封止用枠領域上面に形成される導電パターンを、前記封止枠領域上面の面積よりも大きい開口部を有する印刷マスクを用いて印刷したことを特徴とする請求項4または請求項5記載の電子部品の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30865999A JP3567822B2 (ja) | 1999-10-29 | 1999-10-29 | 電子部品と通信機装置および電子部品の製造方法 |
US09/696,708 US6459149B1 (en) | 1999-10-29 | 2000-10-25 | Electronic component, communication device, and manufacturing method for electronic component |
DE10053532A DE10053532A1 (de) | 1999-10-29 | 2000-10-27 | Elektronikkomponente und Herstellungsverfahren für eine Elektronikkomponente |
US10/207,195 US6617194B2 (en) | 1999-10-29 | 2002-07-30 | Electronic component, communication device, and manufacturing method for electronic component |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30865999A JP3567822B2 (ja) | 1999-10-29 | 1999-10-29 | 電子部品と通信機装置および電子部品の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001127101A JP2001127101A (ja) | 2001-05-11 |
JP3567822B2 true JP3567822B2 (ja) | 2004-09-22 |
Family
ID=17983748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30865999A Expired - Fee Related JP3567822B2 (ja) | 1999-10-29 | 1999-10-29 | 電子部品と通信機装置および電子部品の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6459149B1 (ja) |
JP (1) | JP3567822B2 (ja) |
DE (1) | DE10053532A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6876071B2 (en) * | 2001-06-30 | 2005-04-05 | Texas Instruments Incorporated | Masking layer in substrate cavity |
US20040113221A1 (en) * | 2002-12-16 | 2004-06-17 | Jackson Hsieh | Injection molded image sensor and a method for manufacturing the same |
US6740967B1 (en) * | 2003-03-10 | 2004-05-25 | Kingpak Technology Inc. | Image sensor having an improved package structure |
JP2005129735A (ja) * | 2003-10-23 | 2005-05-19 | Fujitsu Media Device Kk | 電子部品 |
US7948069B2 (en) * | 2004-01-28 | 2011-05-24 | International Rectifier Corporation | Surface mountable hermetically sealed package |
JP2006066879A (ja) * | 2004-07-29 | 2006-03-09 | Seiko Epson Corp | 気密パッケージ、圧電デバイス、及び圧電発振器 |
EP1913316A4 (en) * | 2005-08-02 | 2010-01-06 | Giant Pump Company Little | APPARATUS AND METHOD FOR CONDENSATE EXHAUST |
FR2913529B1 (fr) * | 2007-03-09 | 2009-04-24 | E2V Semiconductors Soc Par Act | Boitier de circuit integre,notamment pour capteur d'image, et procede de positionnement |
JP5907454B2 (ja) * | 2011-12-22 | 2016-04-26 | 住友電工デバイス・イノベーション株式会社 | 半導体装置およびデバイスパッケージ部材 |
JP6318556B2 (ja) * | 2013-11-11 | 2018-05-09 | セイコーエプソン株式会社 | パッケージの製造方法および電子デバイスの製造方法 |
KR20160004158A (ko) * | 2014-07-02 | 2016-01-12 | 삼성전기주식회사 | 패키지 기판 |
WO2017090508A1 (ja) * | 2015-11-25 | 2017-06-01 | 京セラ株式会社 | 電子部品収納用パッケージ、電子装置および電子モジュール |
CN111585165B (zh) | 2019-02-15 | 2024-06-18 | 日亚化学工业株式会社 | 发光装置的制造方法、发光装置、或基部 |
JP7206494B2 (ja) * | 2019-02-15 | 2023-01-18 | 日亜化学工業株式会社 | 発光装置の製造方法、発光装置 |
JP2022129553A (ja) * | 2021-02-25 | 2022-09-06 | セイコーエプソン株式会社 | センサーモジュール |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3267409B2 (ja) * | 1992-11-24 | 2002-03-18 | 株式会社日立製作所 | 半導体集積回路装置 |
US5904499A (en) * | 1994-12-22 | 1999-05-18 | Pace; Benedict G | Package for power semiconductor chips |
JP3345878B2 (ja) * | 1997-02-17 | 2002-11-18 | 株式会社デンソー | 電子回路装置の製造方法 |
US6249049B1 (en) * | 1998-06-12 | 2001-06-19 | Nec Corporation | Ceramic package type electronic part which is high in connection strength to electrode |
-
1999
- 1999-10-29 JP JP30865999A patent/JP3567822B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-25 US US09/696,708 patent/US6459149B1/en not_active Expired - Lifetime
- 2000-10-27 DE DE10053532A patent/DE10053532A1/de not_active Withdrawn
-
2002
- 2002-07-30 US US10/207,195 patent/US6617194B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE10053532A1 (de) | 2001-05-17 |
US6617194B2 (en) | 2003-09-09 |
US6459149B1 (en) | 2002-10-01 |
JP2001127101A (ja) | 2001-05-11 |
US20020180033A1 (en) | 2002-12-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040412 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120625 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 9 |
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