KR20080095290A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

PoP(Package-on-Package) 구조를 가지는 반도체 장치(100)를 제조하기 위한 시스템 및 방법에서, 하부 박판 기판(130)이 복수의 도전형 범프(130)에 결합된 상호 접속 패턴(170, 172)을 포함하도록 형성된다. 금속층(144)에 부착되는 폴리이미드 테이프(142), 및 폴리이미드 테이프와는 반대쪽에서 금속층(144)에 부착되는 상부 다이(136)를 형성함으로써 상부 패키지(110)를 장착하도록 상부 기판이 형성된다. BLS의 일부일 수 있는 박판 윈도우 프레임(150)은 중앙 캐비티(160)를 형성하도록 하부 박판 기판의 주변을 따라 제조된다. 하부 박판 기판, 박판 윈도우 프레임 및 상부 기판으로 둘러싸인 중앙 캐비티는 하부 박판 기판에 부착되는 하부 다이(134)에 서로 등을 맞대어 부착되는 상부 다이를 하우징(house)한다. 하부 박판 기판 및 박판 윈도우 프레임에 형성된 상호접속 패턴은 금속층, 상부 및 하부 다이, 및 복수의 도전형 범프 간의 전기적 결합(coupling)을 제공한다.
반도체 장치, PoP 구조, 도전형 범프, IC 칩

Description

반도체 장치 및 그 제조 방법{MULTIPLE DIE INTEGRATED CIRCUIT PACKAGE}
본 발명은 일반적으로 반도체 장치 어셈블리 및 패키징 분야에 관한 것으로, 보다 상세히는, 동일한 패키징 구조 내에 복수의 다이들을 구비한 반도체 장치에 관한 것이다.
차세대 전자 장치의 소비자들은 이전 세대 보다 더 작은 크기로 패킹(pack)되고, 더 적은 전력을 소모하고 더 비용이 적게 드는, 향상된 기능들 및 특징들을 요구하고 있음이 잘 알려져 있다. 반도체 장치 제조업체는 하나의 반도체 장치로서 동작하도록 집적된, 하나 이상의 다이들 및/또는 패키지들의 종형 적층(vertical stacking)을 제공하는 SiP(systems in package), MCP(Multi-Chip Package), PoP(Package-on-Package), 및 기타 유사물들과 같은 향상된 3차원 패키징 기술들을 통합시킴으로써 대응하고 있다.
PoP는 통상적으로 하나가 다른 것의 위에 적층된 2개의 반도체 패키지를 포함하고, 일반적으로 셀룰러폰과 같이 효율적으로 메모리에 액세스하면서도 크기를 줄이는 것이 요구되는 제품들에 이용될 수 있다. 따라서, PoP는 논리 칩, 및 BGA(ball grid arrays) 또는 기타 유사물에 의해 전기적으로 결합된 메모리 칩과 같은 2개의 IC 칩들을 종형으로 결합하기 위한 잘 공지된 패키징 기술이다. 그러 나, 다수의 상부 패키지들은 맞춤형 설계되고(custom designed), 종종 고유하고 제한적인 풋프린트(footprints)를 가진다. 이에 따라, 상부 패키지는 표준형 완전 매트릭스 풋프린트를 제공하는, 저가이며 규격화된(commidity), 기성품인 IC 칩(off-the-shelf IC chip)을 활용할 수 없을 수도 있다.
출원인은 PoP(package-on-package)형 패키징을 이용하는 반도체 장치를 제조하기 위한 개선된 방법 및 시스템의 필요성, 원하는 치수보다 작은 결합된 높이를 가지는 PoP 패키지를 제공할 필요성, 및 상술한 종래 기술에서 발견되는 단점을 가지고 있지 않은, 완전 매트릭스 풋프린트(full matrix footprint)를 가지는 규격화된 제품(commodity product)으로서 판매될 수 있는 PoP형의 상부 패키지를 제공할 필요성이 존재함을 인식하였다.
전술한 필요성은 반도체 장치를 패키징하기 위한 시스템 및 방법에 관련된 본 개시물의 습득함으로써 해결된다. 일 실시예에 따르면, PoP 구조를 가지는 반도체 장치를 제조하기 위한 방법 및 시스템에서, 하부 박판 기판(bottom laminate substrate; BLS)은 복수의 도전형 범프(PCB)에 결합된 상호접속 패턴(IP)을 포함하도록 형성된다. 상부 기판(TS)은 금속층(ML)에 부착되는 폴리이미드 테이프(PT) 및 PT와는 반대쪽에 ML에 부착되는 상부 다이를 형성함으로써 상부 패키지를 장착하도록 형성된다. BLS의 일부일 수 있는 박판 윈도우 프레임(laminate window frame; LWF)은 중앙 캐비티(cavity)를 형성하도록 BLS의 주변을 따라 제조된다. BLS, LWF 및 TS로 둘러싸인 중앙 캐비티는 BLS에 부착되는 하부 다이에 서로 등을 맞대어 부착되는 상부 다이를 하우징(house)한다. BLS 및 LWS에 형성된 IP는 ML, 상부 및 하부 다이와 PCB 간의 전기적 결합(coupling)을 제공한다.
본 개시물의 일 양태에서, PoP 구조를 가지는 반도체 장치를 제조하기 위한 방법은 복수의 도전형 범프에 결합된 상호접속 패턴을 포함하는 하부 박판 기판을 형성하는 단계를 포함한다. 박판 윈도우 프레임은 중앙 캐비티를 형성하도록 하부 박판 기판의 주변을 따라 형성된다. 적어도 하나의 다이가 다이 부착 화합물에 의해 중앙 캐비티 내의 하부 박판 기판에 부착된다. 중앙 캐비티는 적어도 하나의 다이를 보호하기 위하여 중합 화합물(polymetric compound)로 채워진다. 상부 기판은 상부 패키지를 장착하기 위한 수용체로서 형성된다. 접착층에 의해 금속층에 부착되는 폴리이미드 테이프 - 접착층은 폴리이미드 테이프와 금속층 간에 개재됨 - 를 포함하는 상부 기판은 도전성 접속에 의해 박판 윈도우 프레임에 접속되어, 상부 금속층과 적어도 하나의 다이 간의 전기적 결합을 가능하게 한다.
본원에 제시된 예시적인 실시예에 따른 방법 및 시스템에 의해 몇 가지 효과가 달성될 수 있다. 실시예는 유리하게도 상부 패키지를 장착하기 위한 수용체로서 얇고 비용-효율적인 폴리이미드 테이프, 및 하부 패키지에 하부 박판 기판을 제공함으로써 개선된 PoP 구조를 제공한다. 하부 패키지의 중앙 캐비티는 유리하게도 상부 다이에 등을 맞대어 부착되는 하부 다이 - 하부 다이 및 상부 다이는 각각 하부 기판 및 상부 기판에 부착됨 - 를 컴팩트하게(compactly) 하우징할 수 있다. 이 다이들은 와이어 본딩 및/또는 플립칩 기술을 통해 기판에 접속될 수 있다. 폴리이미드 테이프에 형성된 비어(vias) 또는 홀은 유리하게도 상부 패키지의 땜납(solder) 볼의 리세스(recess)를 제공함과 동시에 땜납 볼의 에지의 지지체(support)를 제공함으로써 상부 패키지의 측면(profile)을 낮춘다. 상부 패키지는 유리하게도 표준형 완전 매트릭스 풋프린트를 가지는 규격화된 메모리 패키지로서 구매될 수 있다. 이 개선된 PoP 구조는 또한 유리하게도 상부 패키지들을 수용하는데, 각 패키지는 2개의 다이를 가지며 본체 크기를 변경시키면서도 전체 높이가 최소화된다.
도 1a는 일 실시예에 따른, PoP 구조를 가지는 반도체 장치의 간단하고 개략적인 단면도.
도 1b는 일 실시예에 따른, 도 1a를 참조하여 기술되는 반도체 장치의 하부 패키지의 단면도의 추가적인 상세한 사항을 도시.
도 1c는 일 실시예에 따른, 도 1a 및 도 1b를 참조하여 기술되는 반도체 장치의 하부 패키지에 장착되는 상부 패키지의 단면도의 추가적인 상세한 사항을 도시.
도 2는 일 실시예에 따른, PoP 구조를 가지는 반도체 장치를 제조하기 위한 방법을 나타내는 흐름도.
PoP 구조를 가지는 반도체 장치를 제조하기 위한 통상적인 도구 및 방법은 상부 패키지, 하부 패키지, 및 이들의 경계면에 대한 제약사항들(constraints)에 의해 제한될 수 있다. 이 제약사항들은 1개의 다이로 제한되고 있는 하부 패키지, 상부 패키지의 경계선(perimeter) 매트릭스 풋프린트에 의해 제한된 입출력(I/O) 접속, 및 상부 패키지로서 커스터마이징된(customized)(규격화되지 않은) 보다 비싼 메모리 칩의 이용을 포함할 수 있다. 이러한 문제는 PoP 구조를 가지는 반도체 장치를 제조하기 위한 개선된 시스템 및 방법에 의해 해결될 수 있다. 일 실시예에 따르면, PoP 구조를 가지는 반도체 장치를 제조하기 위한 개선된 시스템 및 방법에서, 하부 박판 기판(BLS)은 복수의 도전형 범프(PCB)에 결합된 상호 접속 패턴(IP)을 포함하도록 형성된다. 상부 기판(TS)은 금속층(ML)에 부착되는 폴리이미드 테이프(PT), 및 PT와는 반대쪽에 ML에 부착되는 상부 다이를 형성함으로써 상부 패키지를 장착하도록 형성된다. BLS의 일부일 수 있는 박판 윈도우 프레임(LWF)은 중앙 캐비티를 형성하도록 BLS의 주변을 따라 제조된다. BLS, LWF 및 TS로 둘러싸인 중앙 캐비티는 BLS에 부착되는 하부 다이에 서로 등을 맞대어 부착되는 상부 다이를 하우징(house)한다. BLS 및 LWS에 형성된 IP는 ML, 상부 및 하부 다이와 PCB 간의 전기적 결합(coupling)을 제공한다. PoP 구조를 가지는 반도체 장치의 제조는 도 1a, 1b, 및 1c에 관련하여 기술된다.
본 개시물을 이해하는 데에 다음의 용어가 유용할 수 있다. 본원에 기재된 용어는 설명을 위한 것이며 제한하는 것으로 고려되어서는 안된다고 이해되어야 한다.
반도체 패키지(또는 패키지) - 반도체 패키지는 적어도 하나의 집적 회로(IC) 또는 다이에 대해 IC를 외부 회로에 접속하기 위한 물리적 및 전기적 경계면을 제공한다. 이 패키지는 취급, 가열, 및 냉각 등의 요인으로부터 발생하는 손 상, 오염 및 응력(stress)으로부터 IC를 보호한다.
박판(Laminate) 및 테이프 기판 - 기판은 반도체 장치를 제조하는 데에 이용되는 기본적인 재료이다. 베이스 지지체(support)를 제공하는 것 이외에도, 기판은 IC 칩과 외부 회로 간의 전기적인 상호접속을 제공하는 데에도 이용된다. 반도체 장치를 제조하기 위한 볼 그리드 어레이(BGA) 패키지에 이용되는 기판들의 두 종류(category)에는 강성(rigid) 기판과 테이프 기판이 있다. 강성 기판은 통상적으로 얇은 층들 또는 박판들의 적층으로 구성되며, 종종 박판 기판이라 칭하여진다. 박판 기판은 일반적으로 FR-4와 같은 폴리머계 재료 또는 BT(bismaleimide triazine)와 같은 섬유-보강 재료로 이루어져 있다. 테이프 기판은 통상적으로 폴리이미드(polyimide)와 같은 폴리머 재료로 구성되며, 종종 폴리이미드 테이프 기판이라 칭한다. 통상적으로 단일 금속층을 포함하는 폴리이미드 테이프 기판은 일반적으로 다층 박판 기판에 비하여 얇고 저렴하다.
칩 풋프린트 - 칩 풋프린트(또는 간단히 풋프린트)는 일반적으로 칩의 입출력 접속 또는 그 접촉 소자의 특성(properties)을 기술한다. 이 특성들은 통상적으로 본체 크기, 피치(pitch), 접속 수, 접속 배치, 접속 유형, 및 유사한 다른 것들을 포함한다. 일부 칩에서, 다른 칩이 존재함으로 인해 필요할 수 있는 물리적인 여유(clearances) 등의 공간 제한 또는 제약이 칩의 주변 행(row)들을 따르는 접촉 소자의 배치를 제한할 수 있다. 부분적인 또는 제약된 풋프린트를 갖는 칩은, 통상적으로, 공간 제한 또는 제약을 수용하기 위해 칩의 특정 부분, 예를 들면, 중앙부를 빈 상태(clear)로 남겨두고 칩의 경계선을 따라 외부 R(R은 정수, 예 를 들어, 2 또는 3)개의 행에 접속 소자가 배치되게 하는 것으로 제한될 수 있다. 완전(full) 매트릭스 풋프린트를 가지는 칩은 통상적으로 공간 제약을 받지 않는다. 완전 매트릭스 풋프린트는 배치를 제한하는 대신에 칩의 전체 하면(bottom surface)을 차지하는 2차원 어레이로 배치되는 접촉 소자를 포함한다. 공간 제약에 응하기 위하여 접촉 소자의 개수를 줄이지 않았다면, 완전 매트릭스 풋프린트에 포함된 접촉 소자의 실제 개수는 R x C 이하일 수 있는데, 여기에서 R은 매트릭스의 행 수이고 C는 매트릭스의 열 수이다. 이처럼, 완전 매트릭스 풋프린트를 가지는 칩은 부분적인 또는 제약된 풋프린트를 갖는 칩에 비하여 더 많은 수의 접속을 제공한다.
도 1a는 일 실시예에 따른, PoP 구조를 가지는 반도체 장치(100)의 간단하고 개략적인 단면도를 도시한다. 도시된 실시예에서, 반도체 장치(100)는 하부 볼 그리드 어레이(122)를 가지는 하부 패키지(120)에 장착된, 상부 볼 그리드 어레이(112)를 가지는 상부 패키지(110)를 포함한다. 볼 그리드 어레이(BGA)를 가지는 상부 패키지(110) 및 하부 패키지(120)가 각각 도시되었지만, 납을 포함하거나 포함하지 않는 IC 칩, 핀 그리드 어레이(pin grid array; PGA), 및 랜드 그리드 어레이(land grid array; LGA) 등의 다른 유형의 패키지가 또한 고려된다. 추가적으로, 도시된 실시예는 전기적인 결합을 위한 와이어본딩(wirebonding) 기술을 이용하는 하부 패키지(120)를 도시하지만, 도 1b 및 1c는, 각각, 플립칩(flipchip) 상호접속, 및 하이브리드(hybrid) 플립칩/와이어본딩 상호접속을 이용하는 하부 패키지(120)의 대안적인 실시예를 기술한다.
앞서 기술한 바와 같이, 칩 풋프린트는 일반적으로 칩의 입출력 접속 또는 그 접촉 소자의 특성을 기술한다. 이 특성들은 통상적으로 본체 크기, 피치(pitch), 접속 수, 접속 배치, 접속 유형, 및 유사한 다른 것들을 포함한다. 상부 패키지(110)가 아닌 일부 칩에서, 물리적인 여유(clearances) 등의 공간 제한 또는 제약이 칩의 주변 행(row)들을 따르는 접촉 소자의 배치를 제한할 수 있다. 부분적인 또는 제약된 풋프린트를 갖는 칩은, 통상적으로, 공간 제한 또는 제약을 수용하기 위해 칩의 특정 부분, 예를 들면, 중앙부를 빈 상태로 남겨두고 칩의 경계선을 따라 외부 R(R은 정수, 예를 들어, 2 또는 3)개의 행에 접속 소자가 배치되게 하는 것으로 제한될 수 있다. 예를 들면, 상부 패키지(110)와 같은, 완전(full) 매트릭스 풋프린트를 가지는 칩은 통상적으로 공간 제약을 받지 않는다. 완전 매트릭스 풋프린트는 배치를 제한하는 대신에 칩의 전체 하면을 차지하는 2차원 어레이로 배치되는 접촉 소자를 포함한다. 공간 제약에 응하기 위하여 접촉 소자의 개수를 줄이지 않았다면, 완전 매트릭스 풋프린트에 포함된 접촉 소자의 실제 개수는 R x C 이하일 수 있는데, 여기에서 R은 매트릭스의 행 수이고 C는 매트릭스의 열 수이다. 이에 따라서, 예를 들면, 상부 패키지(110)와 같은, 완전 매트릭스 풋프린트를 가지는 칩은 부분적인 또는 제약된 풋프린트를 갖는 칩에 비하여 더 많은 수의 접속을 제공한다.
도시된 실시예에서, 반도체 장치(100)는 4개의 IC 칩 또는 다이를 포함하는데, 상부 패키지(110) 및 하부 패키지(120)에 각각 2개의 다이가 있다. 일 실시예에서, 하부 패키지(120)는 ASIC이다. 일 실시예에서, 상부 패키지(110)는 완전 매 트릭스 풋프린트를 가지는 고용량이며 저가의 규격화된 메모리 멀티-칩 패키지(MCP)이지만, 다른 유형의 풋프린트를 가지는 다른 패키지가 또한 고려된다. 따라서, 상부 패키지(110)는, 그 경계선을 따라 위치되는 2개의 행의 접촉 소자를 가질 수 있는 제한된 풋프린트에 의해 제약되지 않는다.
도시된 실시예에서, 상부 패키지(110) 및 하부 패키지의 본체 크기는, 예를 들면, 12x12mm 로서 대체로 서로 일치한다. 대안적인 실시예에서, 본체 크기는 서로에 비하여 더 작거나 더 커질 수 있다. 예를 들면, 본체 형태는 대략 5mm 내지 20mm 간에 변화하는 선형 치수를 가지는 직사각형과 유사할 수 있다. 예를 들면, 11x11mm, 10x10mm, 10x13mm, 10x12mm, 또는 유사한 다른 크기인 상부 패키지(110)의 본체 크기는 제조업체에 의해 변경될 수 있다(예를 들면, 더 작아지거나 더 커진다). 하부 패키지(120)와 하부 볼 그리드 어레이(122)의 높이(104)는 0.6mm 보다 작다. 상부 패키지(110)와 상부 볼 그리드 어레이(112)의 높이(106)는 0.8mm 보다 작다. 일 실시예에서, 상부 패키지(110), 상부 볼 그리드 어레이(112), 하부 패키지(120), 및 하부 볼 그리드 어레이(122)의 높이(104 및 106)를 포함하는 반도체 장치(100)의 결합된 높이(102)는 1.4mm보다 작다. 일 실시예에서, 하부 볼 그리드 어레이(122)의 피치는 0.4 또는 0.5 mm 중 하나가 되도록 선택될 수 있고, 상부 볼 그리드 어레이(112)의 피치는 0.5 또는 0.8mm가 되도록 선택될 수 있다. 또한 하부 볼 그리드 어레이(122) 및 상부 볼 그리드 어레이(112)는 각각 복수의 도전형 범프 또는 땜납 볼이라 지칭할 수 있다. 본원에 기술된 높이, 길이, 및 너비와 같은 칩 치수(dimension)는 예시를 위한 것이며, 응용, 및 기술에 따라 변경될 수 있다고 이해된다. 예를 들면, 반도체 장치(100)의 높이는 얇은 셀룰러폰 등의 일부 응용에서는 1.4mm로 제한될 수 있는 한편, 장치(100)의 다른 응용에서는 이러한 제약이 가해지지 않을 수 있다.
도 1b는 일 실시예에 따른, 플립칩 상호접속을 이용하는 하부 패키지(124)의 간단하고 개략적인 단면도를 도시한다. 도 1c는 일 실시예에 따른, 플립칩과 와이어본딩 상호접속의 조합을 이용하는 하부 패키지(126)의 간단하고 개략적인 단면도를 도시한다. 도 1b 및 1c를 참조해 보면, 하부 패키지(124)는 2개의 다이 모두에 대해 플립칩 상호접속을 이용하여 서로 등을 맞대고 장착된 상부 다이(136) 및 하부 다이(134)를 포함하고 하부 패키지(126)는 플립칩 상호접속을 이용하여 하부 다이(134)와 맞대고 장착된, 와이어본딩 접속을 이용하는 상부 다이(136)를 나타낸다. 도시되지 않은 실시예인 일 예에서, 상부 다이(136)는 플립칩 접속을 이용할 수 있고 하부 다이(134)는 와이어본딩 접속을 이용할 수 있다.
도 1d는 일 실시예에 따라, 도 1a를 참조하여 기술된 반도체 장치(100)의 하부 패키지(120)의 단면(부분도)의 추가적인 상세한 사항을 도시한다. 일 실시예에서, 하부 패키지(120)는 중앙 캐비티(160)를 에워싸도록 상호접속 패턴(170)을 통해 하부 볼 그리드 어레이(122)에 결합된 하부 박판 기판(130), (도시되지 않은) 상부 패키지에 대한 수용체(receptor)를 형성하는 상부 기판(140), 및 하부 박판 기판(130)의 주변을 따라 제조된 박판 윈도우 프레임(150)을 포함한다. 일 실시예에서, 박판 윈도우 프레임(150)은 하부 기판(130)의 일부로서 제조될 수 있거나, 하부 패키지(120)의 조립 중에 별도의 구성요소(element)로서 추가될 수 있다. 반 도체 장치(100)의 제조 공정의 추가적인 상세한 사항은 도 2를 참조하여 기술된다.
하부 박판 기판(130), 박판 윈도우 프레임(150), 및 상부 기판(140)에 의해 완전하게 둘러싸인 중앙 캐비티(160)는 다이 부착 화합물(138)에 의해 하부 박판 기판(130)에 부착되는 하부 다이(134), 및 다이 부착 화합물(138)에 의해 상부 기판(140)에 부착되는 상부 다이(136)를 하우징한다. 상부 다이(136)는 다이 부착 화합물(138)에 의해 하부 다이(134)에 서로 등을 맞대어 부착된다. 일 실시예에서, 상부 다이(136) 및 하부 다이(134)는 마이크로프로세서, 디지털 신호 프로세서, 무선 주파수 칩, 메모리, 마이크로컨트롤러, 및 시스템-온-칩(system-on-a-chip), 또는 이들의 조합중 하나이다. 하부 박판 기판(130)은 (도시되지 않은) 외부 회로로의 접속을 위하여 하부 볼 그리드 어레이(122)에 하부 다이(134)를 전기적으로 결합하기 위한 상호접속 패턴(170)을 포함한다. 상호접속 패턴(170)은 도전성 접착제, 열압축 용접(thermo compression weld), 높은 용융점 땝납 접촉, 복수의 도전형 트레이스(trace), 비어, 금속판, 본드 와이어(bond wire), 금속 랜드(land), 본드 와이어부, 및 도전형 패드 등의 다양한 전기적 접속 기술을 포함할 수 있다.
일 실시예에서, 하부 박판 기판(130) 및 박판 윈도우 프레임(150)은 강성의, 다층 박판 기판이다. 앞서 설명한 바와 같이, 강성의 기판은 통상적으로 얇은 층 또는 박판들의 적층으로 구성되어 있고, 종종 박판 기판이라 칭한다. 박판 기판은 통상 BT(bismaleimide triazine) 등의 FR-4 또는 섬유-보강 재료 등의 폴리머-계 재료로 이루어진다. 하부 박판 기판(130)의 두께는 대략 150 μm이고, 박판 윈도 우 프레임(150)의 두께는 대략 300 μm이지만, 더 얇거나 두꺼운 기판이 가능할 수 있다. 일 실시예에서, 상부 기판(140)은 (도시되지 않은) 접착층에 의해 금속층(144)(대략 a8 μm)에 부착되는 폴리이미드 테이프(142)(대략 50 μm)를 포함한다. 앞서 기술한 바와 같이, 테이프 기판은 통상적으로 폴리이미드 등의 폴리머 재료로 이루어져 있고, 종종 폴리이미드 테이프 기판이라 칭한다. 통상적으로 하나의 금속층을 포함하는 폴리이미드 테이프 기판은 일반적으로 다층 박판 기판에 비해 저렴하고 얇다. 폴리이미드 테이프(142) 및 금속층(144)의 두께는 더 두껍거나 얇아질 수 있다고 이해된다. 금속층(144)의 복수의 금속 랜드(182)를 노출시키도록 폴리이미드 테이프(142)에 복수의 홀(180)이 형성된다. 폴리이미드 테이프(142)는 도전성 접착제, 열압축 용접, 높은 용융점 땝납 접촉, 및/또는 기타 전기적 접속 기법 중 하나를 포함할 수 있는 상호접속 패턴(170)에 의해 박판 윈도우 프레임(150)에 접속된다. 상부 다이(136)는 다이 부착 화합물(138)에 의해 금속층에 부착된다. 따라서, 상부 다이(136)와 폴리이미드 테이프(142)는 금속층(144)의 서로 반대쪽에 배치된다.
도 1e는 일 실시예에 따라, 도 1a 및 도 1b를 참조하여 기술된 반도체 장치(100)의 하부 패키지(120)에 장착된 상부 패키지(110)의 단면(부분도)의 추가적인 상세한 사항을 도시한다. 폴리이미드 테이프(142)에 형성된 복수의 홀(180) 중 각각은 상부 볼 그리드 어레이(112)의 각 땜납 볼의 에지(192)에 대한 구조적인 지지체를 제공한다. 추가적으로, 복수의 홀(180) 중 각각은 또한 유리하게도 낮은 측면을 유지하기 위해 상부 볼 그리드 어레이(112)에 대한 리세스(recess)를 제공 함으로써, 상부 패키지(110)의 측면 또는 높이, 따라서 반도체 장치(100)의 측면 또는 높이가 낮아지게 된다. 지지체를 제공하기 위해, 폴리머 재료의 링(ring)을 볼의 베이스 근처의 기판의 표면 상에 배치한 일부 패키지에서 이용되는 잘 알려진 기술인 폴리머 칼라(collar)를 사용하는 것과는 다르게, 복수의 홀(180)은 지지체를 제공하는 데에 별도의 폴리머 칼라를 이용하지 않는다. 복수의 홀(180)에 의해 제공되는 지지체는 유리하게도, 특히 낙하 시험(drop test)에서, 상부 패키지(110)와 하부 패키지(120) 간의 접속의 신뢰성을 향상시킨다. 복수의 홀(180), 따라서, 복수의 금속 랜드(182)는 상부 패키지(110)를 장착하기 위한 상부 볼 그리드 어레이(112)와 정렬된다.
일 실시예에서, 상부 패키지(110)는 TAB(tape automated bonding) 공정을 이용하여 하부 패키지(120)에 장착될 수 있다. 박판 윈도우 프레임(150)은 상호접속 패턴(170), 예를 들어, 상호접속 패턴(172)들 중 추가의 것을 포함하여, 이들 패턴은 상호접속 패턴(170 및 172)에 금속층(144)을 전기적으로 결합하기 위하여 도전성 접착제, 열압축 용접, 높은 용융점 땝납 접촉, 복수의 도전형 트레이스, 비어, 금속판, 본드 와이어, 금속 랜드, 본드 와이어 영역, 및 도전 패드 등의 다양한 전기적 접속 기술을 포함함으로써, (도시되지 않은) 외부 회로로의 접속을 위해, 복수의 금속 랜드(182)에 장착될 때의 상부 패키지(110), 상부 및 하부 다이(136 및 134), 및 하부 볼 그리드 어레이(122) 간의 상호 접속을 제공한다. 복수의 홀(180)은 또한 낮은 측면을 유지하기 위해 상부 볼 그리드 어레이(112)에 리세스를 제공함으로써, 반도체 장치(100)의 결합된 높이가 1.4mm보다 작게 된다.
일 실시예에서, 장치의 의도된 목적에 따라서, 반도체 장치(100)는 마이크로프로세서, 디지털 신호 프로세서, 무선 주파수 칩, 메모리, 마이크로콘트롤러, 및 시스템-온-칩 또는 이들의 조합 중 하나를 포함할 수 있다.
도 1f는 일 실시예에 따른, 도 1a, 1b, 1c, 1d, 및 1e를 참조하여 기술된 하부 패키지(120)를 조립하기 위한 순서를 도시한다. 도시된 실시예에서, 하부 패키지(120)는 상호접속 패턴(170)을 통해 하부 볼 그리드 어레이(122)에 결합된 하부 박판 기판(130)을 형성하고, 다이 부착 화합물(138)에 의해 하부 다이(134)를 하부 박판 기판(130)에 부착하고, 와이어본딩에 의해 하부 다이(134)를 상호접속 패턴(170)에 전기적으로 결합함으로써 조립된다. 박판 윈도우 프레임(150)은 하부 박판 기판(130)의 주변을 따라 제조되어 중앙 캐비티(160)를 형성한다. 다이 부착 화합물(138)이 하부 다이(134)의 상면에 도포된다.
(도시되지 않은) 상부 패키지를 수용하기 위한 수용체로서 기능하는 상부 기판(140)은 하나의 금속층을 포함하는 박판 기판을 이용함으로써 조립된다. 구체적으로는, 폴리이미드 테이프(142)가 이 폴리이미드 테이프(142)와 금속층(144) 간에 개재된 (도시되지 않은) 접착층에 의해 금속층(144)에 부착된다. 금속층(144)의 복수의 금속 랜드(182)를 노출하기 위하여 폴리이미드 테이프(142)에 복수의 홀(180)이 형성된다. 상부 다이(136)는 다이 부착 화합물(138)에 의해 금속층(144)에 부착된다. 따라서, 상부 다이(136)와, 복수의 홀(180)을 포함하는 폴리이미드 테이프(142)는 금속층(144)의 서로 반대쪽에 배치된다. 상부 다이(136)가 중앙 캐비티(160) 쪽을 향하도록 상부 패키지(110)를 뒤집거나(invert) 플립된 다(flip). 방향이 뒤집힌 패키지(110)는 도전성 접착제, 열압축 용접, 높은 용융점 땝납 접촉, 및/또는 기타 전기적 접속 기술 중 하나를 이용함으로써 상호접속 패턴(172)을 통해 박판 윈도우 프레임(150) 및 하부 박판 기판(130)에 전기적으로 결합된다. 하부 패키지(120)는, 완전히 조립되었을 때, 다이 부착 화합물(138)에 의해 하부 다이(134)와 서로 등을 맞대어 부착되는 상부 다이(136)를 포함한다.
도 2는 일 실시예에 따른, PoP 구조를 가지는 반도체 장치를 제조하기 위한 방법을 나타내는 흐름도이다. 특정 실시예에서, 도 2는 도 1a, 1b, 1c, 1d, 1e 및 1f를 참조하여 기술된 반도체 장치(100)를 제조하기 위한 공정을 나타낸다. 단계(210)에서, 박판 윈도우 프레임부가 없는 하부 박판 기판이 형성된다. 하부 박판 기판의 형성은 복수의 도전형 범프(bump)에 결합된 상호접속 패턴의 형성을 포함한다. 단계(220)에서, 하부 박판 기판의 주변을 따라 하부 박판 기판의 박판 윈도우 프레임부가 형성되어 중앙 캐비티를 형성한다. 단계(230)에서, 하부 다이가 다이 부착 화합물에 의해 중앙 캐비티 내의 하부 박판 기판에 부착된다. 단계(240)에서, 상부 기판이 수용체로서 형성되어 상부 패키지를 장착한다. 상부 기판은 접착층에 의해 금속층에 부착되는 폴리이미드 테이프를 이용함으로써 조립된다. 상부 다이는 금속층의, 폴리이미드 테이프와는 반대쪽에 부착된다. 단계(250)에서, 상부 기판은 서로 등을 맞댄 위치에 있는 상부 다이와 하부 다이를 향하도록 뒤집힌다. 단계(260)에서, 상부 기판은 상호접속 패턴 등의 도전성 접속에 의해 박판 윈도우 프레임에 접속됨으로써, 상부 금속층, 상부 다이, 및 하부 다이 간의 전기적 결합을 가능하게 하고 상부 다이를 하부 다이에 서로 등을 맞댄 방 향으로 부착한다.
상술한 여러 가지 단계들은 추가되고, 생략되고, 결합되고, 대체되거나, 다른 순서로 수행될 수 있다. 앞서 도 1d를 참조하여 기술된 바와 같이, 서로 다른 두께를 가질 수 있는 박판 윈도우 프레임부 및 하부 박판 기판이 동일한 유형의 강성의 다층 박판 기판으로 형성된다. 일 실시예에서, 박판 윈도우 프레임은 하부 기판의 일부로서 제조될 수 있다. 이 실시예에서는, 단계(220)가 삭제되어 단계(210)와 결합된다. 대안적인 실시예에서, 본원에 기재된 바와 같이, 단계(220)에서 박판 윈도우 프레임이 하부 패키지의 조립 중에 별도의 구성요소로서 추가되거나 제조될 수 있다. 다른 예로서, 단계(230)가 단계(260) 이전에 수행되는 경우 단계(240)는 단계들(210 및 220)과 병렬적으로 수행될 수 있다.
본원에 제시된 예시적인 실시예에 따른 방법 및 시스템에 의하여 몇 가지 효과들이 달성된다. 이 실시예들은 유리하게도 얇고 비용-효율적인 폴리이미드 테이프를 상부 패키지 장착용 수용체로서 제공함으로써 개선된 PoP 구조를 제공한다. 하부 패키지의 중앙 캐비티는 유리하게도 와이어본딩 및/또는 플립칩 기술을 통해 상부 및 하부 기판에 접속된 적어도 2개의 다이를 하우징할 수 있다. 폴리이미드 테이프에 형성된 비어는 유리하게도 상부 및 하부 패키지를 전기적으로 결합하는 땜납 볼의 에지에 대한 지지체(support)를 제공한다. 이 지지체는 유리하게도 땝납 접속의 신뢰성을 향상시킬 수 있다. 복수의 홀 또한 유리하게도 상부 볼 그리드 어레이의 낮은 측면을 유지하기 위한 대한 리세스를 제공함으로써, 반도체 장치의 결합된 높이가 1.4mm보다 작게 된다. 결합된 높이는 상부 패키지(110) 및 하부 패키지의 높이, 도전형 범프의 직경, 이용되는 박판의 두께, 및 유사한 다른 것들 등의 다양한 요소에 따라 변경될 수 있다. 상부 패키지는 유리하게도 표준 완전 매트릭스 풋프린트를 가지는 규격화된 메모리 패키지로서 판매될 수 있다. 개선된 PoP 구조는 또한 본체 크기를 변화시키지만 전체 높이는 제한하는 상부 패키지를 수용한다.
예시적인 실시예가 도시되고 기술되었지만, 상술한 개시물 및 일부 예에서 광범위한 수정, 변경, 및 대체가 고려되고, 실시예의 일부 특징들이 다른 특징들의 대응하는 사용 없이 채용될 수 있다. 청구된 발명은 모든 이러한 수정, 변경 및 대체를 수용하는 것이라 의도된다. 당업자들은 본원에 예시된 하드웨어 및 방법이 구현에 따라 달라질 수 있음을 인식할 것이다. 예를 들면, 본 개시물의 특정 양태가 와이어 본딩을 이용하는 통상의 장착의 관점에서 기술되었지만, 당업자들은 개시된 공정은 다른 유형의 장착 기술을 이용하는 반도체 장치의 조립에 이용될 수 있음을 인식할 것이다.

Claims (11)

  1. 반도체 장치로서,
    박판(laminate) 윈도우 프레임부를 포함하는 하부 박판 기판 - 상기 박판 윈도우 프레임부는 상기 하부 박판 기판의 주변을 따라 배치됨 - ,
    상부 패키지를 장착하기 위한 상부 기판 - 상기 상부 패키지는 완전 매트릭스 풋프린트(full matrix footprint)를 가지며, 상기 상부 기판은 금속층에 부착되는 폴리이미드 테이프, 및 상기 폴리이미드 테이프와는 반대쪽에서 상기 금속층에 부착되는 상부 다이(die)를 포함함 - ,
    상기 하부 박판 기판, 상기 박판 윈도우 프레임 및 상기 상부 기판 사이에서 하부 다이와 등을 맞대고 부착되는 상기 상부 다이를 하우징(house)하도록 둘러싸인 중앙 캐비티(cavity) - 상기 하부 다이는 상기 하부 박판 기판에 부착됨 - , 및
    상기 하부 박판 기판, 상기 박판 윈도우 프레임 및 상기 중앙 캐비티에 포함된 상호접속 패턴 - 상기 상호접속 패턴은 상기 금속층, 상기 상부 다이, 상기 하부 다이 및 상기 하부 박판 기판의 하면 상에 배치된 복수의 도전형 범프(bump) 간의 전기적 결합(coupling)을 제공함 -
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 상부 기판은 상기 폴리이미드 테이프에 형성된 복수의 홀 - 상기 복수 의 홀은 상기 완전 매트릭스 풋프린트에 맞추도록 완전 매트릭스 어레이 패턴으로 배치됨 - , 및
    상기 금속층의 복수의 금속 랜드(land) - 상기 복수의 홀 중 각각은 상기 복수의 금속 랜드 중 대응하는 것을 노출하고, 상기 완전 매트릭스 풋프린트를 가지는 상기 상부 패키지는 상기 복수의 금속 랜드 상에 장착됨 -
    를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 폴리이미드 테이프에 형성된 상기 복수의 홀 중 각각은 벽면(wall surface)을 포함하고, 상기 완전 매트릭스 풋프린트의 접촉 소자의 에지(edge)와 접촉하는 상기 벽면은 상기 상부 패키지에 대한 지지체(support)를 제공하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 하부 박판 기판, 상기 박판 윈도우 프레임, 및 상기 중앙 캐비티의 상기 상호접속 패턴은 복수의 도전형 트레이스(trace), 비어(vias), 금속판(metal planes), 본드 와이어(bond wire), 금속 랜드(land), 도전형 패드, 도전성 접착제, 열압축 용접(thermo compression weld), 및 높은 용융점 땜납 접촉을 포함하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 상부 다이 및 상기 하부 다이 중 적어도 하나는 마이크로프로세서, 디지털 신호 프로세서, 무선 주파수 칩, 메모리, 마이크로콘트롤러(microcontroller), 시스템-온-칩(system-on-a-chip), 또는 이들의 조합 중 하나의 다이인 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 장치는 두께가 1.4 mm 보다 작은 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    하부 패키지를 더 포함하고,
    상기 하부 패키지는 상기 박판 윈도우 프레임부가 없는 상기 하부 박판 기판, 상기 상부 기판, 상기 박판 윈도우 프레임, 및 상기 중앙 캐비티를 포함하고,
    상기 박판 윈도우 프레임은 상기 하부 박판 기판의 주변부를 따라 배치되지만 상기 하부 박판 기판과는 분리되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 도전형 범프를 포함하는 상기 하부 패키지의 높이는 0.6 mm 보다 낮은 반도체 장치.
  9. PoP(Package-on-Package) 구조를 가지는 반도체 장치를 제조하기 위한 방법으로서,
    박판 윈도우 프레임부를 가지는 하부 박판 기판을 조립(assembly)하는 단계 - 상기 하부 박판 기판을 형성하는 것은 상기 하부 박판 기판의 주변을 따라 배치된 상기 박판 윈도우 프레임을 형성하여 중앙 캐비티를 형성하는 것을 포함하고, 상기 하부 박판 기판 및 상기 박판 윈도우 프레임을 형성하는 것은 전기적인 결합을 제공하기 위한 상호접속 패턴을 형성하는 것을 포함함 - ,
    상기 중앙 캐비티 내의 상기 하부 박판 기판에 하부 다이를 부착하는 단계,
    상부 패키지를 장착하기 위해 상부 기판을 조립하는 단계 - 상기 상부 기판은 폴리이미드 테이프에 부착되는 금속층에 부착되는 상부 다이를 포함하고, 상기 상부 다이는 상기 폴리이미드 테이프와는 반대쪽에서 상기 금속층에 부착됨 - ,
    상기 상부 다이와 상기 하부 다이를 서로 등을 맞대도록 부착할 수 있게 하도록 상기 상부 기판을 뒤집는 단계, 및
    상기 상호접속 패턴에 의해 접속되어 있는 상기 상부 기판과 상기 박판 윈도우 프레임을 접속하여 상기 상부 다이 및 상기 하부 다이를 서로 등을 맞대도록 부착함으로써, 상기 금속층, 상기 상부 다이, 상기 하부 다이, 및 상기 하부 박판 기판의 하면 상에 배치된 복수의 도전형 범프 간의 전기적 결합을 할 수 있게 하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 상부 기판 조립 단계는
    상기 폴리이미드 테이프에 복수의 홀을 형성하여 상기 금속층의 복수의 금속 랜드를 노출하는 단계를 포함하고,
    상기 복수의 금속 랜드는 상기 완전 매트릭스 풋프린트에 맞추도록 완전 매트릭스 어레이로 배치되는 반도체 장치 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 상부 기판 상에 상기 상부 패키지를 장착하는 단계를 더 포함하고,
    상기 상부 패키지는 상기 전기적 결합을 할 수 있게 하기 위해 상기 복수의 금속 랜드에 맞추기 위한 완전 매트릭스 입출력(I/O) 접속 풋프린트를 포함하는 반도체 장치 제조 방법.
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