KR20170120752A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20170120752A
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adhesive pattern
semiconductor
adhesive
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곽명준
김경옥
박재규
오진혁
주지호
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한국전자통신연구원
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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자는 그 일면 상에 리세스부를 갖는 제1 반도체칩; 상기 제1 반도체칩의 상기 리세스부 내에 채워진 제1 접착 패턴; 및 상기 제1 접착 패턴 상에 배치된 제2 반도체칩을 포함할 수 있다. 제2 반도체칩은 향상된 열 방출 특성을 나타낼 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor devices and Methods for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 접착 패턴 및 그 제조방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화, 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 하나의 기판에 여러 반도체 칩들을 적층하는 방법이 대두되고 있다. 반도체 패키지의 제조 공정에서, 서로 다른 격자상수를 갖는 두 반도체칩들을 하나의 단위로 접착시키는 웨이퍼 본딩 기술이 주목을 받고 있다. 웨이퍼 본딩은 직접 본딩 또는 간접 본딩에 의해 진행될 수 있다. 직접 본딩은 고온에서 수행될 수 있다. 더불어, 본딩 공정 이전에 전처리 공정들이 요구될 수 있다. 간접 본딩은 직접 본딩보다 저온에서 간소하게 수행될 수 있다. 이에 따라, 간접 본딩 기술이 주목받고 있다.
본 발명이 해결하고자 하는 과제는 열방출 특성이 향상된 반도체 소자 및 그 제조방법을 제공하는 것에 있다.
반도체 소자및 그 제조 방법이 제공된다. 본 발명의 개념에 따른 반도체 소자는 그 일면 상에 리세스부를 갖는 제1 반도체칩; 상기 제1 반도체칩의 상기 리세스부 내에 채워진 제1 접착 패턴; 및 상기 제1 접착 패턴에 의해 상기 제1 반도체칩에 부착된 제2 반도체칩을 포함하되, 상기 제1 접착 패턴은 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 배치될 수 있다.
실시예에 따르면, 상기 제2 반도체칩은 상기 제1 접착 패턴 및 상기 제1 반도체칩과 각각 물리적으로 접촉할 수 있다.
실시예에 따르면, 상기 제1 반도체칩은 상기 제1 접착 패턴보다 높은 열전도율을 가질 수 있다.
실시예에 따르면, 상기 제1 반도체칩은 금속 패턴을 더 포함하되, 상기 리세스부는 상기 금속 패턴 내에 배치될 수 있다.
실시예에 따르면, 상기 제2 반도체칩은 상기 금속 패턴 및 상기 제1 접착 패턴과 각각 물리적으로 접촉할 수 있다.
실시예에 따르면, 상기 제1 접착 패턴 및 상기 제2 반도체칩 사이에 개재되는 금속층을 더 포함하되, 상기 금속층은 상기 제1 접착 패턴보다 높은 열전도율을 가질 수 있다.
실시예에 따르면, 상기 제1 반도체칩의 상기 일면 및 상기 제2 반도체칩의 측면 상에 제공된 제2 접착 패턴을 더 포함하되, 상기 제2 접착 패턴은 상기 제1 접착 패턴과 동일한 물질을 포함할 수 있다.
실시예에 따르면, 상기 리세스부는 100nm 내지 10μm의 높이를 가질 수 있다.
실시예에 따르면, 기판을 더 포함하되, 상기 제1 반도체칩은 상기 기판 상에 배치될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 그 일면 상에 리세스부를 갖는 제1 반도체칩을 준비하는 것; 상기 리세스부 내에 접착 패턴을 형성하는 것; 및 상기 제1 반도체칩 및 상기 접착 패턴 상에 제2 반도체칩을 배치하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩은 상기 접착 패턴 및 상기 제1 반도체칩과 각각 접촉하고, 상기 제1 반도체칩은 상기 접착 패턴보다 높은 열전도율을 가질 수 있다.
실시예에 따르면, 상기 제1 반도체칩을 준비하는 것은: 상기 제1 반도체칩의 상기 일면 상에 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴에 의해 노출된 상기 제1 반도체칩을 식각하여, 상기 리세스부를 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 접착 패턴을 형성하는 것은 상기 접착 패턴을 상기 제1 반도체칩 상에 도포하여, 상기 제1 반도체칩의 상기 일면을 덮는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩을 배치한 후, 상기 제2 반도체칩 상에 압력을 가하여, 상기 제2 반도체칩의 하면을 상기 제1 반도체칩의 상기 일면과 물리적으로 접촉시키는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 제1 반도체칩 상을 기판 상에 배치하는 것을 더 포함할 수 있다.
본 발명에 따르면, 접착 패턴은 리세스부 내에 제공될 수 있다. 제2 반도체칩의 동작 시, 제2 반도체칩에서 열이 발생할 수 있다. 제1 반도체칩은 제1 접착 패턴보다 높은 열전도율을 가질 수 있다. 따라서, 제2 반도체칩에서 발생한 열은 제1 반도체칩 및 기판을 통하여 외부로 빠르게 방출될 수 있다. 제1 접착 패턴의 부피가 감소할수록, 제2 반도체칩에서 발생한 열이 더 빠르게 방출될 수 있다. 이에 따라, 제2 반도체칩의 열 방출 특성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 소자를 도시한 평면도이다.
도 1b는 도 1a의 A-B선을 따른 단면이다.
도 1c는 다른 실시예들에 따른 반도체 소자를 도시한 평면도이다.
도 1d는 또 다른 실시예들에 따른 반도체 소자를 도시한 평면도로, 도 1a의 A-B선을 따른 단면에 대응된다.
도 2a 및 도 2b는 또 다른 실시예들에 따른 제1 접착 패턴들을 도시한 평면도들이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 3b는 도 3a의 A'-B'선을 따른 단면이다.
도 4a 내지 도 4d는 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로, 도 1a의 A-B선을 따라 자른 단면들에 대응된다.
도 5는 또 다른 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 6은 또 다른 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 7a 내지 도 7f는 다른 실시예들에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 8a 및 도 8b는 다른 실시예들에 따른 리세스부의 형성 방법을 설명하기 위한 단면도들이다.
도 9a는 본 발명의 일 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 9b는 도 9a의 A''-B''선을 따른 단면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 소자들을 설명한다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 소자를 도시한 평면도이다. 도 1b는 도 1a의 A-B선을 따른 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 소자(1)는 제1 반도체칩(200), 제1 접착 패턴(310), 및 제2 반도체칩(400)을 포함할 수 있다. 제1 반도체칩(200)은 벌크(bulk) 실리콘, SOI(silicon on insulator), 또는 III-V 화합물 반도체를 포함할 수 있다. 제1 반도체칩(200)은 대략 149W/mk(실리콘의 경우)의 열전도율을 가질 수 있다. 제1 반도체칩(200)은 로직 회로를 포함할 수 있다. 리세스부(201)가 제1 반도체칩(200)의 상면(200a)에 제공될 수 있다. 리세스부(201)는 대략 100nm 내지 대략 10μm의 높이(H)를 가질 수 있다.
제1 접착 패턴(310)이 리세스부(201) 내에 제공될 수 있다. 제1 접착 패턴(310)은 리세스부(201) 내에 국소화될 수 있다. 예를 들어, 제1 접착 패턴(310)은 제1 반도체칩(200)의 상면(200a) 상으로 연장되지 않을 수 있다. 제1 접착 패턴(310)의 상면은 제1 반도체칩(200)의 상면(200a)과 동일 또는 유사한 레벨에 제공될 수 있다. 도 1a에 도시된 바와 같이, 제1 접착 패턴(310)은 평면적 관점에서 사각형의 형상을 가질 수 있다. 제1 접착 패턴(310)은 대략 0.5W/mk의 열전도율을 가질 수 있다. 제1 접착 패턴(310)은 열 경화성 물질 또는 광경화성 물질을 포함할 수 있다. 일 예로, 제1 접착 패턴(310)은 폴리이미드 또는 벤조싸이클로부탄(Benzocyclobutene, BCB)과 같은 폴리머를 포함할 수 있다. 다른 예로, 제1 접착 패턴(310)은 스핀 온 글라스(Spin on glass, SOG)를 포함할 수 있다.
제2 반도체칩(400)이 제1 반도체칩(200) 및 제1 접착 패턴(310) 상에 배치될 수 있다. 제2 반도체칩(400)의 하면은 제1 접착 패턴(310) 및 제1 반도체칩(200)과 각각 물리적으로 접촉할 수 있다. 평면적 관점에서 제2 반도체칩(400)은 제1 접착 패턴(310)과 중첩될 수 있다. 제2 반도체칩(400)은 제1 접착 패턴(310)에 의해 제1 반도체칩(200)에 부착될 수 있다. 제2 반도체칩(400)은 광학 칩, 이미지 센서칩 또는 메모리칩일 수 있다. 반도체 소자(1) 동작 시, 제2 반도체칩(400)에서 열이 발생할 수 있다. 제1 반도체칩(200)은 제1 접착 패턴(310)보다 높은 열전도율을 가질 수 있다. 제2 반도체칩(400)이 제1 반도체칩(200)과 물리적으로 접촉하므로, 제2 반도체칩(400)에서 발생한 열은 제1 반도체칩(200)을 통하여 외부로 빠르게 방출될 수 있다. 제1 접착 패턴(310)의 부피가 감소할수록, 제2 반도체칩(400)에서 발생한 열이 더 빠르게 방출될 수 있다. 실시예들에 따르면, 제1 접착 패턴(310)의 개수, 평면적 형상, 및 높이가 조절되어, 제2 반도체칩(400)의 열 방출 특성이 향상될 수 있다.
제2 접착 패턴(320)이 제1 반도체칩(200)의 상면(200a) 및 제2 반도체칩(400)의 측면(400c) 상에 제공될 수 있다. 제2 접착 패턴(320)은 제1 접착 패턴(310)과 동일한 물질을 포함할 수 있다. 도 1a과 같이, 제2 접착 패턴(320)은 제2 반도체칩(400)과 중첩되지 않을 수 있다. 제2 접착 패턴(320)은 제1 접착 패턴(310)과 옆으로 이격 배치될 수 있다.
도 1c는 다른 실시예들에 따른 반도체 소자를 도시한 평면도이다.
도 1c를 참조하면, 반도체 소자(2)는 제1 반도체칩(200), 제1 접착 패턴(310), 제2 접착 패턴(320), 및 제2 반도체칩(400)을 포함할 수 있다. 제1 반도체칩(200)은 도 1a 및 도 1b에서 설명한 바와 동일할 수 있다. 제1 반도체칩(200)은 그 상면(200a)에 리세스부(201)를 가질 수 있다. 제1 접착 패턴(310)이 리세스부(201) 내에서 제1 반도체칩(200)의 상면(200a) 상으로 연장될 수 있다. 제1 접착 패턴(310)은 제2 접착 패턴(320)과 연결되며, 제2 접착 패턴(320)과 동일한 물질을 포함할 수 있다. 여기에서, 제1 접착 패턴(310)은 제2 반도체칩(400)의 하면(400b) 상의 부분이고, 제2 접착 패턴(320)은 제2 반도체칩(400)의 측면(400c) 상의 부분을 의미할 수 있다.
제2 반도체칩(400)이 제1 반도체칩(200) 상에 제공될 수 있다. 제2 반도체칩(400)은 제1 접착 패턴(310)과 물리적으로 접촉할 수 있다. 제1 반도체칩(200)의 상면(200a) 및 제2 반도체칩(400)의 하면(400b) 사이의 제1 접착 패턴(310)의 부분의 두께(D)가 감소할수록, 제2 반도체칩(400)에서 발생한 열이 빠르게 제1 반도체칩(200)으로 전달될 수 있다. 리세스부(201)가 제공되어, 제1 반도체칩(200)의 상면(200a) 상의 접착 패턴의 두께(D)가 감소할 수 있다. 이에 따라, 제2 반도체칩(400)의 열 방출 특성이 향상될 수 있다.
도 1d는 또 다른 실시예들에 따른 반도체 소자를 도시한 평면도로, 도 1a의 A-B선을 따른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d를 도 1a와 함께 참조하면, 반도체 소자(3)는 제1 반도체칩(200), 제1 접착 패턴(310), 제2 반도체칩(400), 및 제2 접착 패턴(320)을 포함할 수 있다. 제2 반도체칩(400)이 제1 반도체칩(200) 상에 제공될 수 있다. 리세스부(401)가 제2 반도체칩(400)의 하면(400b)에 제공될 수 있다. 제1 접착 패턴(310)이 제1 반도체칩(200) 및 제2 반도체칩(400)의 사이에서, 리세스부(401) 내에 제공될 수 있다. 제2 반도체칩(400)은 제1 접착 패턴(310)에 의해 제1 반도체칩(200)에 부착될 수 있다. 제1 접착 패턴(310)은 리세스부(401) 내에 국소화되어, 제2 반도체칩(400)의 하면(400b)을 노출시킬 수 있다. 제2 반도체칩(400)은 제1 반도체칩(200)의 상면(200a)과 물리적으로 접촉할 수 있다.
도 2a 및 도 2b는 또 다른 실시예들에 따른 제1 접착 패턴들을 도시한 평면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 및 도 2b를 도 1b와 함께 참조하면, 반도체 소자(4, 5)는 제1 반도체칩(200), 제1 접착 패턴(310), 및 제2 반도체칩(400), 및 제2 접착 패턴(320)을 포함할 수 있다. 제1 접착 패턴(310)은 제2 반도체칩(400)과 중첩될 수 있다. 제1 접착 패턴(310)은 도 2a와 같이 평면적 관점에서 원형의 형상을 가질 수 있다. 다른 실시예에 따르면, 제1 접착 패턴(310)은 도 2b와 같이 평면적 관점에서 일 방향으로 연장될 수 있다. 그러나, 제1 접착 패턴(310)의 평면적 형상은 이에 제한되지 않고 다양할 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 평면도이다. 도 3b는 도 3 b의 A-B선을 따른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 소자(6)는 제1 반도체칩(200), 제1 접착 패턴(310), 및 제2 반도체칩(400)을 포함할 수 있다. 제1 반도체칩(200)은 그 상면(200a)에 리세스부(201)를 가질 수 있다. 제1 접착 패턴(310)이 리세스부(201) 내에 제공될 수 있다. 제1 접착 패턴(310)은 제1 반도체칩(200)의 엣지 영역 상에 제공될 수 있다. 제1 접착 패턴(310)은 제1 반도체칩(200)의 코어 영역의 상면(200a)을 노출시킬 수 있다. 제2 반도체칩(400)이 제1 반도체칩(200) 상에 제공될 수 있다. 제2 반도체칩(400)은 제1 접착 패턴(310) 및 제1 반도체칩(200)과 각각 물리적으로 접촉할 수 있다. 도 3a와 같이, 평면적 관점에서 제2 반도체칩(400)은 제1 접착 패턴(310)의 일부와 중첩되며, 다른 일부와 중첩되지 않을 수 있다. 도 1a 및 도 1b와 달리, 제2 접착 패턴(320)은 제공되지 않을 수 있다.
도 4a 내지 도 4d는 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로, 도 1a의 A-B선을 따라 자른 단면들에 대응된다.
도 4a를 도 1a와 함께 참조하면, 마스크 패턴(500)이 제1 반도체칩(200) 상에 제공될 수 있다. 마스크 패턴(500)은 제1 반도체칩(200)의 상면(200a)을 노출시킬 수 있다. 마스크 패턴(500)을 사용하여 제1 반도체칩(200)이 식각되어, 리세스부(201)가 제1 반도체칩(200)의 상면(200a)에 형성될 수 있다. 제1 반도체칩(200)은 습식 식각 또는 건식 식각될 수 있다. 마스크 패턴(500)은 제거될 수 있다.
도 4b를 도 1a와 참조하면, 접착 패턴(300)이 제1 반도체칩(200)의 상면(200a)에 형성되어, 제1 반도체칩(200)의 상면(200a)을 덮을 수 있다. 접착 패턴(300)은 리세스부(201) 내에 채워질 수 있다.
도 4c 및 도 4d를 차례로 참조하면, 제2 반도체칩(400)이 접착 패턴(300) 상에 배치될 수 있다. 접착 패턴(300)은 유동성을 가질 수 있다. 제2 반도체칩(400)이 제1 반도체칩(200)에 접촉할 때까지, 압력이 제2 반도체칩(400) 상에 가질 수 있다. 제1 반도체칩(200)의 상면(200a) 및 제2 반도체칩(400)의 하면(400b) 사이의 접착 패턴(300)은 제2 반도체칩(400)의 측면(400c) 상으로 이동할 수 있다. 상기 압력에 의해, 도 4d와 같이 제2 접착 패턴(320)은 제1 접착 패턴(310)으로부터 분리될 수 있다. 이에 따라, 리세스부(201) 내에 국소화된 제1 접착 패턴(310)이 형성될 수 있다. 제1 접착 패턴(310)은 제1 반도체칩(200)의 상면(200a)을 덮지 않을 수 있다. 제2 접착 패턴(320)은 제1 반도체칩(200)의 상면(200a) 및 제2 반도체칩(400)의 측면(400c) 상에 제공될 수 있다. 빛 또는 열에 의해 제1 접착 패턴(310) 및 제2 접착 패턴(320)이 경화될 수 있다. 지금까지 설명한 예에 의해 반도체 소자(1)의 제조가 완성될 수 있다.
도 5는 또 다른 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 도 1a와 함께 참조하면, 반도체 소자(7)는 연결단자(105), 제1 반도체칩(200), 제1 접착 패턴(310), 제2 반도체칩(400), 및 제2 접착 패턴(320)을 포함할 수 있다. 제1 반도체칩(200)은 베이스층(210) 및 상기 베이스층(210) 상의 금속 패턴(220)을 포함할 수 있다. 베이스층(210)은 벌크(bulk) 실리콘, SOI(silicon on insulator), 또는 III-V 화합물 반도체를 포함할 수 있다. 베이스층(210)은 대략 149W/mk(실리콘의 경우)의 열전도율을 가질 수 있다. 금속 패턴(220)은 제1 반도체칩(200)의 상면(200a)에 인접할 수 있다. 금속 패턴(220)은 400W/mk 이상의 열전도율을 가질 수 있다. 금속 패턴(220)은 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 리세스부(201)는 금속 패턴(220) 내에 제공되고, 베이스층(210)의 상면(210a)을 노출시킬 수 있다. 제1 접착 패턴(310)이 리세스부(201) 내에 제공되며, 금속 패턴(220)의 상면을 노출시킬 수 있다. 여기에서, 금속 패턴(220)의 상면은 제1 반도체칩(200)의 상면(200a)을 의미할 수 있다. 제1 접착 패턴(310)은 도 1a 및 도 1b에서 설명한 물질들 중에서 어느 하나를 포함할 수 있다. 다른 예로, 제1 접착 패턴(310)은 도 2a의 예, 도 2b의 예, 또는 도 3a 및 도 3b의 예에서 설명한 바 같은 형상을 가질 수 있다.
제2 반도체칩(400)이 제1 반도체칩(200) 및 제1 접착 패턴(310) 상에 제공될 수 있다. 제2 반도체칩(400)은 금속 패턴(220) 및 제1 접착 패턴(310)과 각각 물리적으로 접촉할 수 있다. 제1 반도체칩(200)이 제1 접착 패턴(310)보다 더 높은 열전도율을 가질수록, 제2 반도체칩(400)의 열이 제1 반도체칩(200)으로 더 빠르게 전달될 수 있다. 실시예들에 따르면, 금속 패턴(220)은 제1 접착 패턴(310) 및 베이스층(210)보다 높은 열 전도율을 가질 수 있다. 따라서, 제2 반도체칩(400)의 열 방출특성이 금속 패턴(220)에 의해 더욱 향상될 수 있다.
도 6은 또 다른 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 도 1a와 함께 참조하면, 반도체 소자(8)는 기판(100), 연결단자(105), 제1 반도체칩(200), 제1 접착 패턴(310), 제2 반도체칩(400), 및 제2 접착 패턴(320)을 포함할 수 있다. 기판(100), 제1 반도체칩(200), 제1 접착 패턴(310), 및 제2 반도체칩(400)은 도 5에서 설명한 바와 동일할 수 있다. 예를 들어, 제1 반도체칩(200)은 베이스층(210) 및 금속 패턴(220)을 포함할 수 있다. 리세스부(201)는 금속 패턴(220) 내에 제공될 수 있다. 제1 접착 패턴(310)이 리세스부(201) 내에 제공될 수 있다. 제1 접착 패턴(310)은 제1 반도체칩(200)의 상면(200a)을 노출시킬 수 있다. 제1 접착 패턴(310)은 대략 0.5W/mk의 열전도율을 가질 수 있다.
금속층(410)이 제1 반도체칩(200) 및 제2 반도체칩(400) 사이에 개재될 수 있다. 금속층(410)은 금속 패턴(220) 및 제1 접착 패턴(310)과 각각 물리적으로 접촉할 수 있다. 예를 들어, 금속층(410)은 400W/mK이상의 열전도율을 가질 수 있다. 금속층(410)은 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
제2 반도체칩(400)이 금속층(410) 상에 배치될 수 있다. 금속층(410)은 제1 접착 패턴(310)보다 높은 열전도율을 가질 수 있다. 제2 반도체칩(400) 및 금속층(410)의 접촉 면적이 증가될수록, 제2 반도체칩(400)에서 발생하는 열이 빠르게 방출될 수 있다. 제2 반도체칩(400)의 하면(400b)은 금속층(410)과 물리적으로 접촉하되, 제1 접착 패턴(310)과 접촉하지 않을 수 있다. 제2 반도체칩(400)의 동작 시, 제2 반도체칩(400)에서 발생하는 열은 금속층(410)으로 빠르게 전달될 수 있다. 금속층(410)으로 전달된 열은 금속 패턴(220) 및 베이스층(210)을 통해 외부로 방출될 수 있다. 실시예들에 따르면, 제2 반도체칩(400)의 열 방출특성이 더욱 향상될 수 있다.
다른 실시예에 따르면, 금속 패턴(220)은 생략되고, 리세스부(201)는 베이스층(210) 내에 형성될 수 있다. 이 경우, 금속층(410)은 제1 반도체칩(200)의 베이스층(210) 및 제1 접착 패턴(310)과 각각 접촉할 수 있다.
도 7a 내지 도 7f는 다른 실시예들에 따른 반도체 소자의 제조 방법을 도시한 단면도들로, 도 1a의 A-B선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a를 참조하면, 도전층(211) 및 마스크층(510)이 베이스층(210) 상에 형성될 수 있다. 도전층(211)은 증착 공정에 의해 형성될 수 있다. 마스크층(510)이 도전층(211) 상에 형성되어, 도전층(211)의 상면을 노출시킬 수 있다.
도 7b를 참조하면, 마스크층(510)을 사용하여 도전층(211)이 식각되어, 금속 패턴(220)이 형성될 수 있다. 금속 패턴(220)은 리세스부(201)을 가질 수 있다. 도전층(211)의 식각은 습식 식각 또는 건식 식각일 수 있다. 도전층(211)은 리세스부(201)가 베이스층(210)의 상면(210a)을 노출시킬 때까지 식각될 수 있다. 이에 따라, 베이스층(210) 및 금속 패턴(220)을 포함하는 제1 반도체칩(200)이 제조될 수 있다. 이 후, 마스크층(510)은 제거될 수 있다.
도 7c를 참조하면, 접착 패턴(300)이 제1 반도체칩(200)의 상면(200a)에 형성되어, 리세스부(201) 내에 채워질 수 있다. 접착 패턴(300)이 제1 반도체칩(200)의 상면(200a)을 덮을 수 있다. 접착 패턴(300)은 도 4b에서 설명한 바와 동일한 방법에 의해 형성될 수 있다.
도 7d를 참조하면, 금속층(410)이 제2 반도체칩(400)의 하면(400b) 상에 형성될 수 있다. 금속층(410)은 증착 공정에 의해 형성될 수 있다. 금속층(410)은 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다.
도 7e를 도 7c와 함께 참조하면, 금속층(410)이 제1 반도체칩(200)을 향하도록, 제2 반도체칩(400)이 접착 패턴(도 7c에서 300) 상에 배치될 수 있다. 압력이 제2 반도체칩(400) 상에 가해져, 제1 접착 패턴(310) 및 제2 접착 패턴(320)이 형성될 수 있다. 예를 들어, 압력은 제2 접착 패턴(320)이 제1 접착 패턴(310)으로부터 분리될 때까지 가해질 수 있다. 제1 반도체칩(200)의 상면(200a) 및 제2 반도체칩(400)의 하면(400b) 사이의 접착 패턴(300)은 제2 접착 패턴(320)으로 이동하여, 제1 접착 패턴(310)이 리세스부(201) 내에 국소화될 수 있다. 금속층(410)은 제1 반도체칩(200)의 상면(200a), 예를 들어, 금속 패턴(220)과 접촉할 수 있다. 빛 또는 열에 의해, 제1 접착 패턴(310) 및 제2 접착 패턴(320)이 경화될 수 있다. 지금까지 설명한 제조예에 의해 도 6에서 설명한 반도체 소자(8)의 제조가 완성될 수 있다. 다른 예로, 도 7d의 금속층(410)의 형성 과정이 생략되어, 도 5의 반도체 소자(7)가 제조될 수 있다.
도 8a 및 도 8b는 다른 실시예들에 따른 리세스부의 형성 방법을 설명하기 위한 단면도들로, 도 1a의 A-B선을 따라 자른 단면들에 대응된다.
도 8a를 참조하면. 리프트-오프층(520)이 베이스층(210) 상에 형성될 수 있다. 리프트-오프층(520)은 베이스층(210)의 상면(210a)을 노출시킬 수 있다. 도전층(211)이 리프트-오프층(520) 상에 형성되어, 상기 리프트-오프층(520)에 의해 노출된 베이스층(210)의 상면(210a)을 덮을 수 있다. 도전층(211)은 증착 공정에 의해 형성될 수 있다.
도 8b를 참조하면. 리프트-오프층(520) 및 리프트-오프층(520) 상의 도전층(211)이 제거되어, 금속 패턴(220)이 형성될 수 있다. 금속 패턴(220)은 베이스층(210)의 상면(210a)을 노출시키는 리세스부(201)을 가질 수 있다. 이에 따라, 베이스층(210) 및 금속 패턴(220)을 포함하는 제1 반도체칩(200)이 제조될 수 있다.
다시 도 7c를 참조하면, 제1 접착 패턴(310)이 제1 반도체칩(200) 상에 제공되어, 리세스부(201)를 채울 수 있다. 이 때, 금속 패턴(220) 및 리세스부(201)는 도 8a 및 도 8b에서 설명한 바와 같이 형성될 수 있다. 도 7d를 참조하면, 금속층(410)이 제2 반도체칩(400)의 하면 상에 증착될 수 있다. 도 7e를 참조하면, 제2 반도체칩(400)이 제1 접착 패턴(310) 및 금속 패턴(220) 상에 배치될 수 있다. 도 7f를 참조하면, 제1 반도체칩(200)이 기판(100) 상에 실장될 수 있다. 지금까지 설명한 제조예에 의해 도 6에서 설명한 반도체 소자(8)의 제조가 완성될 수 있다. 다른 예로, 도 7d의 금속층(410)의 형성 과정이 생략되어, 도 5의 반도체 소자(7)가 제조될 수 있다.
도 9a 및 도 9b는 일 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 9b는 도 9a의 A''-B''선을 따라 자른 단면이다.
도 9a 및 도 9b를 참조하면. 반도체 패키지(1000)는 기판(100) 및 기판(100) 상의 반도체 소자(1)를 포함할 수 있다. 기판(100)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 이 때, 도 1a 및 도 1b의 반도체 소자(1)가 사용될 수 있다. 예를 들어, 반도체 소자(1)는 제1 반도체칩(200), 제1 접착 패턴(310), 및 제2 반도체칩(400)을 포함할 수 있다. 다른 예로, 도 1c의 반도체 소자(2), 도 1d의 반도체 소자(3), 도 2a의 반도체 소자(4), 도 2b의 반도체 소자(5), 도 3a 및 도 3b의 반도체 소자(6), 도 5의 반도체 소자(7), 또는 도 6의 반도체 소자(8)가 기판(100) 상에 제공되어, 반도체 패키지가 제조될 수 있다. 이 경우, 제1 반도체칩(200)이 기판(100)을 향할 수 있다. 연결단자(105)가 기판(100) 및 제1 반도체칩(200) 사이에 개재되어, 제1 반도체칩(200)을 기판(100)과 전기적으로 연결시킬 수 있다. 연결단자(105)는 전도성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 있다. 다른 예로, 제1 반도체칩(200)은 본딩 와이어(미도시)에 의해 기판(100)과 전기적으로 연결될 수 있다. 이 경우, 제1 반도체칩(200)의 상면(200a)이 활성면의 역할을 할 수 있다.
제2 반도체칩(400)은 본딩 와이어(450)에 의해 기판(100)과 전기적으로 연결될 수 있다. 도시된 바와 달리, 제2 반도체칩(400)은 제1 반도체칩(200) 상에 페이스 다운(face down) 실장된 플립칩 소자일 수 있다.
몰딩막(미도시)이 기판(100) 상에 더 제공되어, 제1 반도체칩(200) 및 제2 반도체칩(400)을 덮을 수 있다.

Claims (15)

  1. 그 일면에 리세스부를 갖는 제1 반도체칩;
    상기 제1 반도체칩의 상기 리세스부 내에 채워진 제1 접착 패턴; 및
    상기 제1 접착 패턴에 의해 상기 제1 반도체칩에 부착된 제2 반도체칩을 포함하되,
    상기 제1 접착 패턴은 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 배치되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제2 반도체칩은 상기 제1 접착 패턴 및 상기 제1 반도체칩과 각각 물리적으로 접촉하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 제1 반도체칩은 상기 제1 접착 패턴보다 높은 열전도율을 갖는 반도체 소자.
  4. 제 1항에 있어서,
    상기 제1 반도체칩은 금속 패턴을 더 포함하되,
    상기 리세스부는 상기 금속 패턴 내에 배치되는 반도체 소자.
  5. 제 4항에 있어서,
    상기 제2 반도체칩은 상기 금속 패턴 및 상기 제1 접착 패턴과 각각 물리적으로 접촉하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 제1 접착 패턴 및 상기 제2 반도체칩 사이에 개재되는 금속층을 더 포함하되, 상기 금속층은 상기 제1 접착 패턴보다 높은 열전도율을 갖는 반도체 소자.
  7. 제 1항에 있어서,
    상기 제1 반도체칩의 상기 일면 및 상기 제2 반도체칩의 측면 상에 배치된 제2 접착 패턴을 더 포함하되,
    상기 제2 접착 패턴은 상기 제1 접착 패턴과 동일한 물질을 포함하는 반도체 소자.
  8. 제 1항에 있어서,
    상기 리세스부는 100nm 내지 10μm의 높이를 갖는 반도체 소자.
  9. 제 1항에 있어서,
    기판을 더 포함하되, 상기 제1 반도체칩은 상기 기판 상에 배치되는 반도체 소자.
  10. 그 일면 상에 리세스부를 갖는 제1 반도체칩을 준비하는 것;
    상기 리세스부 내에 접착 패턴을 형성하는 것; 및
    상기 제1 반도체칩 및 상기 접착 패턴 상에 제2 반도체칩을 배치하는 것을 포함하는 반도체 소자 제조방법.
  11. 제 10항에 있어서,
    상기 제2 반도체칩은 상기 접착 패턴 및 상기 제1 반도체칩과 각각 접촉하고,
    상기 제1 반도체칩은 상기 접착 패턴보다 높은 열전도율을 갖는 반도체 소자 제조방법.
  12. 제 10항에 있어서,
    상기 제1 반도체칩을 준비하는 것은:
    상기 제1 반도체칩의 상기 일면 상에 마스크 패턴을 형성하는 것; 및
    상기 마스크 패턴에 의해 노출된 상기 제1 반도체칩을 식각하여, 상기 리세스부를 형성하는 것을 포함하는 반도체 소자 제조방법.
  13. 제 10항에 있어서,
    상기 접착 패턴을 형성하는 것은
    상기 접착 패턴을 상기 제1 반도체칩 상에 도포하여, 상기 제1 반도체칩의 상기 일면을 덮는 것을 포함하는 반도체 소자 제조방법.
  14. 제 13항에 있어서,
    상기 제2 반도체칩을 배치한 후, 상기 제2 반도체칩 상에 압력을 가하여, 상기 제2 반도체칩의 하면을 상기 제1 반도체칩의 상기 일면과 물리적으로 접촉시키는 것을 더 포함하는 반도체 소자 제조방법.
  15. 제 10항에 있어서,
    상기 제1 반도체칩 상을 기판 상에 배치하는 것을 더 포함하는 반도체 소자 제조방법.
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