TWI658520B

TWI658520B - 以大板面製程製作晶粒凸塊結構之方法

Info

Publication number: TWI658520B
Application number: TW106122840A
Authority: TW
Inventors: 許詩濱; 許哲瑋; 郭同堯
Original assignee: 恆勁科技股份有限公司
Priority date: 2017-07-07
Filing date: 2017-07-07
Publication date: 2019-05-01
Also published as: TW201907497A

Abstract

一種以大板面製程製作晶粒凸塊結構之方法，包括：提供集合載板；於集合載板上固定複數個半導體晶粒，且半導體晶粒上具有金屬電極墊與絕緣保護層，絕緣保護層暴露出金屬電極墊；進行無電電鍍製程，以於金屬電極墊上形成球底金屬層。本發明可簡化半導體晶粒之電性連接加工製程且易於實施，具有產出快且降低製造成本之功效。

Description

以大板面製程製作晶粒凸塊結構之方法

本發明係有關於一種製作半導體晶粒凸塊結構之方法，尤指一種以大板面製程製作球底金屬層之方法。

晶粒封裝主要提供積體電路(IC)保護、散熱、電路導通等功能。其中一種晶圓凸塊製程常應用於覆晶技術(flip chip)中，係先於晶圓階段時，在晶圓的對外金屬焊墊上長出球底金屬層(under bump metallurgy structure，UBM structure，或稱球下冶金層)，並於球底金屬層上成長凸塊，然後切割晶圓以成為多個獨立的半導體晶粒，之後半導體晶粒104便透過凸塊與封裝基板(package substrate)連接，接著以膠體進行封裝。

請參考第1圖至第6圖，第1圖係為習知晶圓凸塊製造流程之示意圖，第2圖至第6圖係為習知晶圓凸塊製造流程之剖面示意圖。如第1圖所示，習知球底金屬層製程是在晶圓階段進行，首先提供晶圓10。如第2圖所示，晶圓10具有保護層12與電極墊14。

接著如第3圖所示，利用塗佈機以旋轉塗佈將液態聚醯亞胺層(polyimide layer，PI layer)15均勻塗佈在晶圓上，經由熱盤(hot plate)進行軟烤(soft bake)定型成膜。其後進行紫外光曝光(UV exposure)製程，利用光罩將PI層15預定導通孔的位置遮住而未曝到光(導通孔位置在電極墊14上方)。之後進行顯影(develop)製程，利用顯影液以噴灑(spray)的方式來進行去除未曝光的區域，再以濺鍍方式沉積鈦(Ti)，作為球底金屬層16。

然後，再經光阻塗佈、曝光、顯影製程，形成圖案化光阻18(第4圖)。其後，在圖案化光阻18的導通孔中電鍍沉積較厚的銅鍍層20(第5圖)。然後，先剝除圖案化光阻18，再蝕刻掉不需要的球底金屬層16部分。接著，再經光阻塗佈、曝光、顯影、金屬電鍍與光阻剝除製程(圖中未顯示)，得到所需要之金屬凸塊22(第6圖)。

然而，習知在晶圓10上形成球底金屬層16及金屬凸塊22之技術係採用晶圓尺寸加工，產量受到晶圓尺寸的限制，製程亦較為繁複，因此其量產性不佳，產出慢，加工成本高。故如何開發一種得以解決上述習知技術各種缺點之製程，以提升產品之良率，並降低製造成本，實為目前亟欲解決之課題。

有鑒於此，本發明之主要目的係提供一種以大板面製程製作無電電鍍(electroless plating)球底金屬層之方法，其可簡化製程、降低製造成本。

為達上述及其它目的，本發明提供一種以大板面製程製作晶粒凸塊結構之方法。首先，提供集合載板與複數個半導體晶粒。半導體晶粒具有主動面及相對主動面之背面。半導體晶粒之主動面上具有複數個金屬電極墊與絕緣保護層，且絕緣保護層暴露出金屬電極墊。其後，把半導體晶粒之背面固定於集合載板上。接著，進行無電電鍍製程，以於半導體晶粒之金屬電極墊上形成球底金屬層。爾後，形成介電層，覆蓋於集合載板、半導體晶粒與球底金屬層上。之後，於介電層中形成複數個導通孔，導通孔暴露出球底金屬層。接著，於介電層之導通孔中形成複數個金屬凸塊。

因此，本發明之以大板面製程製作晶粒凸塊結構之方法係透過便利且高效率之無電電鍍製程於半導體晶粒之金屬電極墊上直接形成無電電鍍之球底金屬層，因而可簡化半導體晶粒之電性連接加工製程且易於實施，減少電鍍與圖案化等高成本製程，具有降低製造成本之功效。

10‧‧‧晶圓

12‧‧‧保護層

14‧‧‧電極墊

15‧‧‧聚醯亞胺層

16‧‧‧球底金屬層

18‧‧‧圖案化光阻

20‧‧‧銅鍍層

22‧‧‧金屬凸塊

30-44‧‧‧步驟

100、200‧‧‧半導體封裝結構

102‧‧‧集合載板

103‧‧‧膠膜

104‧‧‧半導體晶粒

104a‧‧‧主動面

104b‧‧‧背面

106‧‧‧金屬電極墊

106a‧‧‧銅金屬電極墊

106b‧‧‧鋁金屬電極墊

108‧‧‧絕緣保護層

108c‧‧‧開口

110‧‧‧球底金屬層

110a‧‧‧銅金屬層

110c‧‧‧鎳金屬層

110d‧‧‧第一黃金金屬層

110e‧‧‧鈀金屬層

110f‧‧‧第二黃金金屬層

120‧‧‧介電層

120c‧‧‧導通孔

130‧‧‧圖案化乾膜

130c‧‧‧乾膜開口

150‧‧‧金屬凸塊

160‧‧‧線路重佈層

170‧‧‧線路重佈增層

180‧‧‧外部錫球

202‧‧‧金屬板

第1圖係為習知晶圓凸塊製造流程之示意圖；第2圖至第6圖係為習知晶圓凸塊製造流程之剖面示意圖；第7圖繪示的是本發明以大板面製程製作球底金屬層與金屬凸塊之方法流程示意圖；第8A圖至第12圖繪示的是本發明第一實施例以大板面製程製作球底金屬層與金屬凸塊之示意圖，其中第8B圖係為第8A圖的俯視示意圖，其餘為剖面示意圖；第13圖至第16圖繪示的是本發明第二至第五實施例製作之球底金屬層的剖面示意圖；以及第17圖至第18圖繪示的是本發明第六至第七實施例製作之半導體電性連接結構的剖面示意圖。

關於本發明之優點與精神可以藉由以下發明詳述及所附圖式得到進一步的瞭解。本發明較佳實施例之製造及使用係詳細說明如下。必須瞭解的是本發明提供了許多可應用的創新概念，在特定的背景技術之下可以做廣泛的實施。此特定的實施例僅以特定的方式表示，以製造及使用本發明，但並非限制本發明的範圍。

請參閱第7圖至第12圖，第7圖繪示的是本發明以大板面製程製作球底金屬層與金屬凸塊之方法流程示意圖，第8A圖至第12圖繪示的是本發明第一實施例以大板面製程製作無電電鍍球底金屬層與金屬凸塊之剖面示意圖，而第8B圖是第8A圖的俯視示意圖。如第7圖之步驟30、第8A圖與第8B圖所示，首先，提供集合載板102與複數個半導體晶粒104。

集合載板102可為金屬板或絕緣板。金屬板可為金屬銅材質；絕緣板可為環氧樹脂(epoxy resin)、聚乙醯胺(polyimide)、氰脂(cyanate ester)、碳纖維(carbon fiber)或混合玻璃纖維與環氧樹脂等材質所構成。半導體晶粒104可為主動式或被動式半導體晶粒，係先於整片晶圓上完成各種被動元件、主動元件與連結結構之製作後，分割而成的獨立晶粒。半導體晶粒104例如是電容矽晶粒、記憶體晶粒或中央處理器(CPU)晶粒等。半導體晶粒104具有主動面104a及相對於主動面104a之背面104b。半導體晶粒104之主動面104a具有複數個金屬電極墊106，例如鋁金屬電極墊或銅金屬電極墊。其中半導體晶粒104之主動面104a上已預先形成絕緣保護層108以覆蓋金屬電極墊106。絕緣保護層108之材質可選自苯環丁烯(benzo-cyclo-butene，BCB)、聚亞醯胺或其他介電材料。

利用電漿蝕刻(plasma etching)、反應離子蝕刻(reactive ion etching，RIE)或雷射(laser)等方式，以對絕緣保護層108進行開口加工。藉此，於絕緣保護層108中形成開口108c。開口108c對應金屬電極墊106的位置，以暴露出金屬電極墊106。

其後如第7圖之步驟32、第8A圖與第8B圖所示，把半導體晶粒104之背面104b固定於集合載板上102上。例如先在集合載板102之上表面貼附膠膜103，再將半導體晶粒104接置其上。

之後如第7圖之步驟34與第9圖所示，進行無電電鍍製程，以於半導體晶粒104之金屬電極墊106上形成自對準之球底金屬層110，藉此於半導體晶粒104上完成電性連接加工製程。

無電電鍍為自催化(auto-catalytic)化學處理技術，其係形成沉積金屬層在待鍍物體之被鍍金屬表面上。無電電鍍係暴露或浸漬待鍍物體於化學溶液中。此化學溶液包括還原劑與沉積金屬材料，還原劑可與沉積金屬材料和被鍍金屬的金屬離子進行反應，以於被鍍金屬的暴露部分形成沉積金屬層。據此，無電電鍍可藉自對準方式形成球底金屬層110。

球底金屬層110是作為金屬電極墊106與後續凸塊之間的介面，其具備應力低、黏著性佳、抗腐蝕性強以及沾銅錫性好等特性。於本實施例中，球底金屬層110係以無電電鍍方式沉積銅、鎳、鈀、金或其組合於金屬電極墊106上，由於金屬電極墊106亦為相同或相似性質的金屬材質，使無電電鍍之球底金屬層110可直接形成並強固結合於金屬電極墊106上，並且可藉由球底金屬層110保護其下之金屬電極墊106，避免金屬電極墊106受到污染。在本發明之其他實施例中，球底金屬層110可由銅、鋁、鎳、鈦、錫、鈀、鈀、上述組合或其他類似元素所製成。

接著如第7圖之步驟36、步驟38與第10圖所示，步驟36於半導體晶粒104主動面104a上及集合載板102上形成介電層120，覆蓋於集合載板102、半導體晶粒104與球底金屬層110上。介電層120可充填於半導體晶粒104之間的集合載板102表面，以增加對半導體晶粒104之保護，將半導體晶粒104更加固定於集合載板102上。

步驟38於介電層120中形成複數個導通孔120c。導通孔120c暴露出球底金屬層110。透過例如雷射鑽孔或曝光顯影等製程以於介電層120之表面形成導通孔120c，藉以露出半導體晶粒104上的球底金屬層110。

於本實施例中，介電層120可為封膠材料層，例如是環氧樹脂封裝材料(epoxy molding compound，EMC，亦稱為固態封裝材料)，而形成導通孔120c之步驟包括對封膠材料層進行雷射鑽孔製程。形成封膠材料層之步驟可包括將封裝膠置入模具中，加熱後經由澆道與澆口，注入已放好半導體晶粒104與集合載板102的模穴，完成壓模程序，接著進行烘烤製程，以固化封膠材料層。

於其他實施例中，介電層120可為光阻層，而形成導通孔120c之步驟包括對光阻層進行曝光製程與顯影製程。

如第7圖之步驟40與第11圖所示，於介電層120上形成圖案化乾膜130。圖案化乾膜130包括複數個乾膜開口130c，以暴露出導通孔120c、球底金屬層110與部分之介電層120。

如第7圖之步驟42、步驟44與第12圖所示，步驟42於介電層120之導通孔120c與乾膜開口130c中形成金屬凸塊150。具體而言，形成金屬凸塊150之步驟可包括進行銅金屬電鍍製程，以於介電層120與圖案化乾膜130上形成金屬銅層(圖未示)。接著，去除圖案化乾膜130，及蝕刻去除多餘金屬銅，藉此形成金屬凸塊150。

步驟44於金屬凸塊150上形成線路重佈層 (redistribution layer，RDL)160，其中線路重佈層160透過金屬凸塊150與球底金屬層110而電性連接至半導體晶粒104之金屬電極墊106，使半導體晶粒104得以藉此向外作電性延伸。

由於習知技術受到晶圓尺寸的限制，因此量產性不佳。相對地，由於本發明係採用大板面製程，可以把為數眾多的半導體晶粒104固定於集合載板上102批量進行製程，因此本發明的批次產量可以是習知技術的倍數，大幅提升製程效率。

此外，相較於習知技術，本發明使用無電電鍍製程來形成球底金屬層110的技術可降低形成金屬凸塊150所需要的整體製造成本和前置時間。本發明藉由無電電鍍製程直接形成自對準球底金屬層110，因而不需圖案化光阻層來提供此步驟的圖案對準。由於本發明係利用無電電鍍方式，於半導體晶粒104之金屬電極墊106上直接形成自對準之球底金屬層110，因而可簡化半導體晶粒104之電性連接加工製程且易於實施，減少電鍍與圖案化等高成本製程，具有降低製造成本之功效。

詳細說明球底金屬層110之結構，本發明之球底金屬層110可由單層金屬或多層金屬所組成，例如是可增加金屬與金屬電極墊106結合性的黏附層(adhesion layer)、避免金屬氧化的阻障層(barrier layer)、以及增加銅錫凸塊沾附力的潤濕層(wetting layer)。無電電鍍製程可利用例如無電鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)或無電鍍鎳浸金(electroless nickel-immersion gold，ENIG)等無電電鍍製程組合。請參考第13圖至第16圖，第13圖至第16圖繪示的是本發明第二至第五實施例製作之球底金屬層的剖面示意圖。

如第13圖所示，第二實施例之無電電鍍製程包括銅無電電鍍製程，金屬電極墊係為銅金屬電極墊106a，球底金屬層係為銅金屬層110a，由下而上的排列順序分別是銅金屬電極墊106a、銅金屬層110a與金屬凸塊150。

如第14圖所示，第三實施例之無電電鍍製程包括銅無電電鍍製程，金屬電極墊係為鋁金屬電極墊106b，球底金屬層 110係為銅金屬層110a，由下而上的排列順序分別是鋁金屬電極墊106b、銅金屬層110a與金屬凸塊150。

如第15圖所示，第四實施例之無電電鍍製程包括鎳無電電鍍製程與銅無電電鍍製程，金屬電極墊係為鋁金屬電極墊106b，球底金屬層110包括鎳金屬層110c與銅金屬層110a，由下而上的排列順序分別是鋁金屬電極墊106b、鎳金屬層110c、銅金屬層110a與金屬凸塊150。

如第16圖所示，第五實施例之無電電鍍製程包括第一黃金無電電鍍製程、鈀無電電鍍製程與第二黃金無電電鍍製程，金屬電極墊係為鋁金屬電極墊106b，球底金屬層110包括第一黃金金屬層110d、鈀金屬層110e與第二黃金金屬層110f，由下而上的排列順序分別是鋁金屬電極墊106b、第一黃金金屬層110d、鈀金屬層110e、第二黃金金屬層110f與金屬凸塊150。

後續，本發明亦可依據實際電性設計需要，於介電層120及線路重佈層160上進行線路增層製程，並形成外部錫球，藉以形成具多層線路之半導體封裝結構。第17圖至第18圖繪示的是本發明第六至第七實施例製作之半導體電性連接結構的剖面示意圖。如第17圖與第18圖所示，本發明另於介電層120及線路重佈層160上進行線路增層製程，形成線路重佈增層170，並形成外部錫球180，以形成扇出式(fan-out)之半導體封裝結構100、200。其中，第六實施例去除集合載板102後即為獨立之半導體封裝結構100，而第七實施例之半導體封裝結構200包括以金屬板202承載半導體晶粒104。

綜上所述，本發明利用無電電鍍方式於半導體晶粒之金屬電極墊上直接形成自對準之球底金屬層，因而可簡化半導體晶粒之電性連接加工製程且易於實施，減少電鍍與圖案化等高成本製程，具有降低製造成本之功效。此外，由於本發明係採用大板面製程，因此可大幅提升製程產量與效率。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包括於後附之申請專利範圍中。

Claims

一種以大板面製程製作晶粒凸塊結構之方法，包括：提供一集合載板與複數個半導體晶粒，各該半導體晶粒具有一主動面及相對於該主動面之一背面，各該半導體晶粒之該主動面上具有複數個金屬電極墊與一絕緣保護層，且該絕緣保護層暴露出該等金屬電極墊；把該等半導體晶粒之該等背面固定於該集合載板上；進行一無電電鍍製程，以於該等半導體晶粒之該等金屬電極墊上形成一球底金屬層；形成一介電層，覆蓋於該集合載板、該等半導體晶粒與該球底金屬層上；於該介電層中形成複數個導通孔，該等導通孔暴露出該球底金屬層；以及於該介電層之該等導通孔中形成複數個金屬凸塊。
如申請專利範圍第1項之方法，其中該無電電鍍製程包括一銅無電電鍍製程，各該金屬電極墊係為一銅金屬電極墊，該球底金屬層係為一銅金屬層，由下而上的排列順序分別是各該銅金屬電極墊、該銅金屬層與各該金屬凸塊。
如申請專利範圍第1項之方法，其中該無電電鍍製程包括一銅無電電鍍製程，各該金屬電極墊係為一鋁金屬電極墊，該球底金屬層係為一銅金屬層，由下而上的排列順序分別是各該鋁金屬電極墊、該銅金屬層與各該金屬凸塊。
如申請專利範圍第1項之方法，其中該無電電鍍製程包括一鎳無電電鍍製程與一銅無電電鍍製程，各該金屬電極墊係為一鋁金屬電極墊，該球底金屬層包括一鎳金屬層與一銅金屬層，由下而上的排列順序分別是各該鋁金屬電極墊、該鎳金屬層、該銅金屬層與各該金屬凸塊。
如申請專利範圍第1項之方法，其中該無電電鍍製程包括一第一黃金無電電鍍製程、一鈀無電電鍍製程與一第二黃金無電電鍍製程，各該金屬電極墊係為一鋁金屬電極墊，該球底金屬層包括一第一黃金金屬層、一鈀金屬層與一第二黃金金屬層，由下而上的排列順序分別是各該鋁金屬電極墊、該第一黃金金屬層、該鈀金屬層、該第二黃金金屬層與各該金屬凸塊。
如申請專利範圍第1項之方法，其中該介電層係為一封膠材料層，而形成該等導通孔之該步驟包括對該封膠材料層進行一雷射鑽孔製程。
如申請專利範圍第1項之方法，其中該介電層係為一光阻層，而形成該等導通孔之該步驟包括對該光阻層進行一曝光製程與一顯影製程。
如申請專利範圍第1項之方法，更包括於該介電層上形成一圖案化乾膜，該圖案化乾膜包括複數個乾膜開口，以暴露出該等導通孔、該球底金屬層與部分之該介電層。
如申請專利範圍第8項之方法，其中形成該等金屬凸塊之該步驟包括於該等導通孔與該等乾膜開口中形成該等金屬凸塊。
如申請專利範圍第1項之方法，更包括於該等金屬凸塊上形成一線路重佈層，其中該線路重佈層透過該等金屬凸塊與該球底金屬層而電性連接至該等半導體晶粒之該等金屬電極墊。